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1. (WO1987003435) CMOS TO ECL INTERFACE CIRCUIT
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1987/003435 International Application No.: PCT/US1986/002396
Publication Date: 04.06.1987 International Filing Date: 10.11.1986
IPC:
H03K 19/0185 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
19
Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
0175
Coupling arrangements; Interface arrangements
0185
using field-effect transistors only
Applicants:
NCR CORPORATION [US/US]; World Headquarters Dayton, OH 45479, US
Inventors:
SANI, Mehdi, Hamidi; US
TIPON, Donald, Greathouse; US
Agent:
DUGAS, Edward @; Intellectual Property Section Law Department, NCR Corporation World Headquarters Dayton, OH 45479, US
Priority Data:
801,54825.11.1985US
Title (EN) CMOS TO ECL INTERFACE CIRCUIT
(FR) CIRCUIT D'INTERFACE CMOS-ECL
Abstract:
(EN) A CMOS to ECL interface circuit includes first and second p-type field effect transistors (22, 23) each having its gate and drain electrodes interconnected, and third and fourth field effect transistors (21, 24) connected in series with the first and second field effect transistors (22, 23). The third and fourth transistors (21, 22) are respectively p-type and n-type. An input terminal (10) is connected to the gate electrodes of the third and fourth transistors (21, 24) and an output terminal is connected to the drain and source electrodes of the first and second transistors (22, 23), respectively. In operation a CMOS input voltage level of -3 volts causes the provision of an output voltage level of -0.88 volts and a CMOS input voltage level of 0 volts causes a provision of an output voltage level of -1.8 volts by virtue of the body effect operative in the second transistor (23). Two other embodiments employing a transistor utilizing the body effect are disclosed.
(FR) Un circuit d'interface CMOS-ECL comprend un premier et un deuxième transistors à effet de champ de type p (22, 23) dans chacun desquels les électrodes de porte et de drain sont interconnectées, et un troisièmme et un quatrième transistors à effet de champ (21, 24) reliés en série avec les premier et deuxième transistors à effet de champ (22, 23). Les troisième et quatrième transistors (21, 22) sont respectivement de type p et n. Une borne d'entrée (10) est reliée aux électrodes de porte des troisième et quatrième transistors (21, 24) et une borne de sortie est reliée aux électrodes de drain et de source des premier et deuxième transistors (22, 23), respectivement. Lors du fonctionnement, un niveau de tension d'entrée CMOS de -3 volts provoque la production d'un niveau de signal de sortie de -0,88 volts et un niveau de tension d'entrée CMOS de 0 volts provoque la production d'un niveau de tension de sortie de -1,8 volts grâce à l'effet de corps se produisant dans le deuxième transistor (23). Sont également décrites deux autres variantes utilisant un transistor exploitant l'effet de corps.
Designated States: JP
European Patent Office (DE, FR, GB)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0247172DE000003688251