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1. (WO1987003397) DATA PROCESSING SYSTEM EMPLOYING VIRTUAL MEMORY OPERATIONS
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Pub. No.: WO/1987/003397 International Application No.: PCT/US1986/002340
Publication Date: 04.06.1987 International Filing Date: 03.11.1986
IPC:
G06F 12/02 (2006.01) ,G06F 9/312 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
02
Addressing or allocation; Relocation
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
312
Controlling loading, storing or clearing operations
Applicants:
NCR CORPORATION [US/US]; World Headquarters Dayton, OH 45479, US
Inventors:
YOUNG, Rocky, Mean-Yeang; US
VO, Tri, Tinh; US
Agent:
DUGAS, Edward @; Intellectual Property Section Law Department, NCR Corporation World Headquarters Dayton, OH 45479, US
Priority Data:
801,36125.11.1985US
Title (EN) DATA PROCESSING SYSTEM EMPLOYING VIRTUAL MEMORY OPERATIONS
(FR) SYSTEME DE TRAITEMENT DE DONNEES UTILISANT DES OPERATIONS DE MEMOIRE VIRTUELLE
Abstract:
(EN) In a data processing system employing virtual memory operations, a processor (31) provides a virtual address to an address translation unit (33) and to a memory output control unit (39). The lower order address bits form a first real address portion which is not translated, but causes addressing of a memory (47) to commence. During a first cycle, the higher order address bits are translated to second and third real address portions. During a second cycle a decoder (35) decodes the third real address portion to develop memory operation signals which determine the nature of the memory operation and are applied to a memory state generator (43) which develops a sequence of state signals. The state signals control the memory operation, determine the number of cycles required to perform the memory operation, and cause the second real address portion to complete the memory access.
(FR) Dans un système de traitement de données utilisant des opérations de mémoire virtuelle, un processeur (31) fournit une adresse virtuelle à une unité de translation d'adresse (33) et à une unité de commande de sortie de mémoire (39). Les bits d'adresse d'ordre inférieur forment une première portion d'adresse réelle qui n'est pas translatée, mais provoque l'adressage d'une mémoire (47). Pendant un premier cycle, les bits d'adresse d'ordre supérieure sont translatés vers une seconde et une troisième portion d'adresse réelle. Pendant un second cycle, un décodeur (35) décode la troisième portion d'adresse réelle pour développer des signaux d'opérations mémoire qui déterminent la nature de l'opération dans la mémoire et sont appliqués à un générateur (43) d'état de mémoire qui développe une séquence de signaux d'état. Les signaux d'état commandent le fonctionnement de la mémoire, déterminent le nombre de cycles requis pour effectuer l'opération en mémoire, et agissent sur la seconde portion d'adresse réelle pour compléter l'accès en mémoire.
Designated States: JP
European Patent Office (DE, FR, GB)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0247147