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1. (WO1985003819) MONOLITHICALLY INTEGRATED THERMAL SHUT-DOWN CIRCUIT INCLUDING A WELL REGULATED CURRENT SOURCE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1985/003819    International Application No.:    PCT/US1984/002003
Publication Date: 29.08.1985 International Filing Date: 07.12.1984
IPC:
G05F 3/30 (2006.01), H03K 17/082 (2006.01), H03K 17/14 (2006.01)
Applicants: MOTOROLA, INC. [US/US]; 1303 E. Algonquin Road, Schaumburg, IL 60196 (US)
Inventors: BYNUM, Byron, G.; (US).
CAVE, David, L.; (US)
Agent: GILLMAN, James, W. @; Motorola, Inc., Patent Department - Suite 300K, 4250 E. Camelback Road, Phoenix, AZ 85018 (US)
Priority Data:
582,358 22.02.1984 US
Title (EN) MONOLITHICALLY INTEGRATED THERMAL SHUT-DOWN CIRCUIT INCLUDING A WELL REGULATED CURRENT SOURCE
(FR) CIRCUIT D'ARRET THERMIQUE A INTEGRATION MONOLITHIQUE COMPRENANT UNE SOURCE DE COURANT BIEN REGULEE
Abstract: front page image
(EN)A thermal shut-down circuit that is monolithically integrated in a power BIMOS process wherein a vertical power PNP output transistor (32) comprises a P-type substrate as a collector. The circuit compensates for vertical currents injected from the P-substrate into lateral transistors. A first PNP transistor (24) has an emitter connected to a first resistor (25) and conducts a first current. A second PNP transistor (21) has an emitter connected to a second resistor (23) and conducts a second current. A third resistor (35) has one terminal coupled to the emitter of the second transistor. A fourth resistor (33) is coupled in series with an output means (32, 34, 39), the combination thereof being coupled in parallel with the second and third resistors.
(FR)Circuit d'ârret thermique à intégration monolithique par un procédé BIMOS de puissance, où un transistor de sortie PNP de puissance vertical (32) comprend un substrat de type P en tant que collecteur. Le circuit compense les courants verticaux injectés depuis le substrat P dans les transistors latéraux. Un premier transistor PNP (24) possède un émetteur relié à une première résistance (25) et conduit un premier courant. Un deuxième transistor PNP (21) possède un émetteur relié à une deuxième résistance (23) et conduit un deuxième courant. Une troisième résistance (35) possède une borne couplée à l'émetteur du deuxième transistor. Une quatrième résistance (33) est couplée en série avec un organe de sortie (32, 34, 39), cette combinaison étant couplée en parallèle avec la deuxième et la troisième résistances.
Designated States: JP, KR.
European Patent Office (DE, FR, GB, NL).
Publication Language: English (EN)
Filing Language: English (EN)