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1. (WO1985003403) DATA PROCESSOR ARRAYS AND A METHOD OF PRODUCING THEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1985/003403    International Application No.:    PCT/GB1985/000029
Publication Date: 01.08.1985 International Filing Date: 21.01.1985
IPC:
G06F 1/00 (2006.01), H05K 1/14 (2006.01)
Applicants: CONSIDINE, William, Howard [GB/GB]; (GB) (For US Only).
OMICRON ELECTRONICS LTD. [GB/GB]; Denne Parade, Horsham, West Sussex RH12 1DL (GB) (For All Designated States Except US)
Inventors: CONSIDINE, William, Howard; (GB)
Agent: G.F. REDFERN & COMPANY; Marlborough Lodge, 14 Farncombe Road, Worthing, West Sussex (GB)
Priority Data:
8401628 21.01.1984 GB
Title (EN) DATA PROCESSOR ARRAYS AND A METHOD OF PRODUCING THEM
(FR) RESEAUX DE PROCESSEURS DE DONNEES ET LEUR PROCEDE DE PRODUCTION
Abstract: front page image
(EN)A notional two-dimensional array (AO) of processors is sub-divided into a plurality of identical sub-arrays constituted by respective sub-array boards (10 to 17) arranged in a stack (Fig. 4) in which the order of the sub-array boards (10 to 13) is determined as if they had been arranged, as said array, in a sheet (Fig. 3) which is then folded along lines (F10 to F13) running between the sub-array boards (10 to 17). Interconnections (20, 21) are provided between the sub-array boards (10 to 13) as if extending across the fold lines (F10 to F13) such that none of the interconnections crosses with any other. If the sub-array boards are oriented differently from their orientations as determined by said folding (e.g. if the boards are to be oriented identically and if they are logically symmetrical about at least one axis in a single column array or two axes in a multiple column array), then measures may be provided for compensating logical direction reversals of the boards.
(FR)Un réseau bidimensionnel idéal (AO) de processeurs est subdivisé en une pluralité de sous-réseaux identiques constitués par des cartes respectives de sous-réseau (10 à 17) arrangées en une pile (Fig. 4) dans laquelle l'ordre des cartes de sous-réseau (10 à 13) est déterminé comme si elles avaient été arrangées, en tant que réseau, sur une feuille (Fig. 3) qui est ensuite pliée le long de lignes (F10 à F13) tracées entre les cartes de sous-réseau (10 à 17). Des connexions (20, 21) sont prévues entre les cartes de sous-réseau (10 à 13) comme si elles s'étendaient à travers les lignes de pliage (F10 à F13) de sorte qu'aucune des connexions n'en croise d'autres. Si les cartes de sous-réseau sont orientées d'une manière différant de celle déterminée par ledit pliage (par exemple si les cartes sont orientées dans le même sens et si elles sont logiquement symétriques autour d'un axe au moins dans un réseau à colonne simple ou autour de deux axes dans un réseau à colonnes multiples), il est possible de prévoir des mesures permettant de compenser les inversions de direction logique des cartes.
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, FR, GB, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)