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1. (WO1985002034) CIRCUIT FOR CONTROLLING EXTERNAL BIPOLAR BUFFERS FROM AN MOS PERIPHERAL DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1985/002034    International Application No.:    PCT/US1984/001791
Publication Date: 09.05.1985 International Filing Date: 31.10.1984
IPC:
G06F 13/362 (2006.01), G06F 13/40 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; 901 Thompson Place, P.O. Box 3453, Sunnyvale, CA 94088 (US)
Inventors: MANIAR, Mohammad, Younus; (US).
DINES, Steven; (US)
Agent: KING, Patrick, T.; 901 Thompson Place, P.O. Box 3453, Sunnyvale, CA 94088 (US)
Priority Data:
549,521 04.11.1983 US
Title (EN) CIRCUIT FOR CONTROLLING EXTERNAL BIPOLAR BUFFERS FROM AN MOS PERIPHERAL DEVICE
(FR) CIRCUIT DE COMMANDE DE TAMPONS BIPOLAIRES EXTERNES D'UN DISPOSITIF PERIPHERIQUE MOS
Abstract: front page image
(EN)A circuit for controlling external bipolar buffers for an MOS peripheral device capable of operating in master and slave modes. The circuit provides for a slave mode logic block (40A) and a master mode logic (40B) block for generating a DATA TRANSMIT ENABLE SIGNAL to permit the bipolar buffer (17) to transmit data signals from the peripheral device (21) to a system bus (14, 15). The circuit also provides for a second slave mode logic block (60A) and a master mode logic block (60B) for generating a DATA RECEIVE ENABLE block to permit the bipolar buffer (17) to transmit data signals from the system bus (14, 15) to the peripheral device (21). Each slave mode logic block is responsive to condition signals, such as CHIP SELECT and READ/WRITE. Each master mode logic block is responsive to timing signals and signals generated internally within the peripheral device (21) so that the master mode DATA RECEIVE and DATA TRANSMIT signals occur only in predetermined timing cycles.
(FR)Circuit de commande de tampons bipolaires externes pour un dispositif périphérique MOS pouvant fonctionner en mode principal et asservi. Le circuit contient un bloc logique (40A) de mode asservi et un bloc logique (40B) de mode principal produisant un signal de validation de transmission de données permettant au tampon bipolaire (17) de transmettre des signaux de données du dispositif périphérique (21) à un bus du système (14, 15). Le circuit contient également un deuxième bloc logique (60A) de mode asservi et un bloc logique (60B) de mode principal servant à produire un bloc de validation de réception de données permettant au tampon bipolaire (17) de transmettre des signaux de données du bus du système (14, 15) au dispositif périphérique (21). Chaque bloc logique de mode asservi est sensible aux signaux de condition, tels le signal de sélection de puce et le signal de lecture/écriture. Chaque bloc logique de mode principal est sensible aux signaux de synchronisation et aux signaux produits à l'intérieur du dispositif périphérique (21) de sorte que les signaux de réception de données et de transmission de données en mode principal ne sont produits que pendant des cycles de synchronisation prédéterminés.
Designated States: JP.
European Patent Office (AT, BE, CH, DE, FR, GB, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)