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1. (WO1984004852) PROCESS FOR FABRICATING COMPLEMENTARY AND NONVOLATILE TYPE DEVICES ON A COMMON SUBSTRATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1984/004852    International Application No.:    PCT/US1984/000793
Publication Date: 06.12.1984 International Filing Date: 23.05.1984
IPC:
H01L 21/8238 (2006.01)
Applicants:
Inventors:
Priority Data:
  30.12.1899 null
Title (EN) PROCESS FOR FABRICATING COMPLEMENTARY AND NONVOLATILE TYPE DEVICES ON A COMMON SUBSTRATE
(FR) PROCEDE DE FABRICATION DE DISPOSITIFS DU TYPE COMPLEMENTAIRE ET REMANENT SUR UN SUBSTRAT COMMUN
Abstract: front page image
(EN)A process for fabricating CMOS and SNOS devices on a common substrate (1) includes the formation of n and p-wells (14, 16, 17), gate oxides (43, 44, 46) over the wells, and a patterned conductive poly layer thereupon. By alternate photoresist masking, the source/drain regions (87, 88, 89, 91, 92, 103, 104) in the respective wells are then doped to coincide with the corresponding poly layer patterns. Thereafter, the SNOS device operational characteristics are refined, a first isolation layer of silicon dioxide (105) is grown, and the memory dielectric (114, 116) is sequentially formed. Following the deposition of another conductive poly layer (121), this layer and the underlying silicon nitride (116) from the memory dielectric are together selectively etched to retain the second layer of poly only at interconnect locations (129), resistors (133) and the SNOS devices (128). Fabrication is concluded with the formation of a second isolation oxide (136) and a patterned layer of interconnect metal (144, 146). The process has the advantage of minimizing the number of masking operations while limiting the fabrication temperatures at stages after the formation of the memory device dielectric (114, 116).
(FR)Un procédé de fabrication de dispositifs CMOS et SNOS sur un substrat commun (1) comprend la formation de puits n et p (14, 16, 17), d'oxydes de porte (43, 44, 46) sur les puits et d'une couche poly conductrice à motifs au-dessus des autres éléments. A l'aide d'un masquage alterné à photoréserve, les régions de source/drain (87, 88, 89, 91, 92, 103, 104) dans les puits respectifs sont ensuite dopées pour coïncider avec les motifs de couche poly correspondants. Les caractéristiques de fonctionnement du dispositif SNOS sont ensuite affinées, on dépose une première couche d'isolation en dioxyde de silicium (105) et le diélectrique de mémoire (114, 116) est formé de manière séquentielle. Après le dépôt d'une autre couche poly conductrice (121), cette couche et le nitrure de silicium sous-jacent (116) du diélectrique de mémoire sont gravés ensemble de manière sélective pour ne garder la deuxième couche de poly qu'à des emplacements d'interconnexion (129), au niveau de résistances (133) et de dispositifs SNOS (126). La fabrication s'achève avec la formation d'une deuxième couche d'oxyde d'isolation (136) et d'une couche métallique d'interconnexion à motifs (144, 146). Le procédé présente l'avantage de réduire au minimum le nombre d'opérations de masquage tout en limitant les températures de fabrication aux étages après la formation du diélectrique du dispositif de mémoire (114, 116).
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)