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1. (WO1983004441) MEMORY SYSTEM INCLUDING INSTRUCTION WORD BUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1983/004441    International Application No.:    PCT/US1983/000825
Publication Date: 22.12.1983 International Filing Date: 23.05.1983
IPC:
G06F 9/26 (2006.01), G11C 8/00 (2006.01)
Applicants: NCR CORPORATION [US/US]; World Headquarters, Dayton, OH 45479 (US)
Inventors: HALLAUER, John, J.; (US)
Agent: DALTON, Philip, A. @; Patent Division, NCR Corporation, World Headquarters, Dayton, OH 45479 (US)
Priority Data:
383,869 01.06.1982 US
Title (EN) MEMORY SYSTEM INCLUDING INSTRUCTION WORD BUS
(FR) SYSTEME DE MEMOIRE COMPRENANT UN BUS DE MOTS D'INSTRUCTION
Abstract: front page image
(EN)A memory architecture suitable for a single chip microprocesor or microcomputer in which instruction words have a greater bit length than the data words and the need exists for additional off-chip program memory. The instruction word lines from an off-chip program memory (17) are coupled directly into the columns of an on-chip, matrix program memory ROM (6). Supplemental FETs (19, 21) are connected to rows and columns of the on-chip ROM (6) and are operated in such a way that it is possible to either enable the on-chip ROM (6) and decouple the off-chip instruction words, or to disable the on-chip ROM (6) and couple the off-chip instruction words through the on-chip ROM (6). In a second embodiment, the address word for the off-chip program memory (17) and the instruction word received from the off-chip program memory (17) are multiplexed through an off-chip multiplexer (44), thereby reducing the number of chip bonding pads.
(FR)Architecture de mémoire indiquée pour un microprocesseur ou micro-ordinateur mono-puce où les mots d'instruction ont une longueur de bit supérieure à celle des mots de données et où une mémoire de programme supplémentaire séparée de la puce est nécessaire. Les lignes de mots d'instruction provenant d'une mémoire de programme (17) séparée de la puce sont couplées directement dans les colonnes d'une mémoire morte matricielle (6) de programme sur la puce. Des transistors à effet de champ supplémentaires (19, 21) sont reliés aux rangées et aux colonnes de la mémoire morte sur la puce (6) et sont actionnés de sorte qu'il est possible soit de valider la mémoire morte (6) sur la puce et de désaccoupler les mots d'instruction séparés de la puce, soit d'invalider la mémoire morte (6) sur la puce et de coupler les mots d'instruction séparés de la puce par l'intermédiaire de la mémoire morte (6) sur la puce. Dans un deuxième mode de réalisation, le mot d'adresse pour la mémoire de programme (17) séparé de la puce et le mot d'instruction reçu de la mémoire de programme (17) séparé de la puce sont multiplexés par l'intermédiaire d'un multiplexeur (44) séparé de la puce, réduisant ainsi le nombre de coussinets de connexion de la puce.
Designated States: JP.
European Patent Office (DE, GB, NL).
Publication Language: English (EN)
Filing Language: English (EN)