(EN) The design of a system is simplified by making control lines from a microprocessor as small as possible when the frequency-dividing ratio of a programmable divider of a phase-locked loop is controlled by an up/down counter. This circuit has timing control means supplied with a latch signal, data, and a clock signal; data storage means; and an up/down counter. In an up/down counter control circuit, a first level (0 or 1) of the latch signal is detected in a data loading mode based on the control of the timing control means, the data is loaded into the data storage means in synchronism with the clock signal, a second level (1 or 0) of the latch signal is detected in the up/down mode, and the content of the counter is altered in response to the level of the data synchronized with the clock signal.
(FR) La conception d'un système est simplifiée en rendant les lignes de commande provenant d'un microprocesseur aussi petites que possible lorsque le rapport de division de fréquence d'un diviseur programmable d'une boucle d'asservissement de phase est commandé par un compteur à incrément/décrément. Ce circuit possède un organe de commande de sychronisation recevant un signal de verrouillage, des données et un signal d'horloge; le circuit comprend en outre des organes de stockage de données et un compteur à incrément/décrément. Dans un circuit de commande de compteur à incrément/décrément, un premier niveau (0 ou 1) du signal de verrouillage est détecté dans un mode de chargement de données se basant sur la commande de l'organe de commande de synchronisation, les données sont chargées dans l'organe de stockage de données en synchronisme avec le signal d'horloge, un deuxième niveau (1 ou 0) du signal de verrouillage est détecté dans le mode à incrément/décrément, et le contenu du compteur est modifié en réponse au niveau des données synchronisées avec le signal d'horloge.
