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1. (WO1983002163) BRANCHED LABYRINTH WAFER SCALE INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1983/002163    International Application No.:    PCT/GB1981/000278
Publication Date: 23.06.1983 International Filing Date: 18.12.1981
IPC:
G01R 31/3185 (2006.01), G11C 29/00 (2006.01)
Applicants: BURROUGHS CORPORATION [US/US]; Burroughs Place, Detroit, MI 48232 (US).
BURROUGHS MACHINES LIMITED [GB/GB]; Heathrow House, Bath Road, Cranford, Hounslow, Middlesex TW5 9QL (GB)
Inventors: CHAMBERLAIN, John, Terence; (GB)
Agent: G.F. REDFERN & COMPANY; Marlborough Lodge, 14 Farncombe Road, Worthing, West Sussex BN11 2BT (GB)
Priority Data:
Title (EN) BRANCHED LABYRINTH WAFER SCALE INTEGRATED CIRCUIT
(FR) CIRCUIT INTEGRE A L'ECHELLE DE TRANCHE FORMANT UN LABYRINTHE DE BRANCHEMENTS
Abstract: front page image
(EN)A memory system includes an integrated circuit comprising a plurality of testably interconnectable cells (12, 16) in a tessellation on a semiconducting wafer (10). A controller (14) for acting as an interface between the wafer (10) and some host system (122) is coupled to the wafer (10) via a port (14) formed by the omission of one of the cells (12, 16) from the tessellation. Each cell (12, 16) comprises plural-bit data storage registers each having an associated single-bit access register (54) and an associated single-bit control register (56). During a growth phase a state machine (58) co-operates with global signals and test data from the controller (120) to operate data-testing and inter-register (52, 54, 56) coupling logic (50) to form a branched-labyrinth of tested cells (12, 16) characterised by rapid growth and efficient incorporation of functional cells. After growth data is transferred between the chain of data storage registers (52) and the chain of access registers (54) so formed dependently upon the contents of an associated chain of control registers (56). A rapid retrieval associative memory facility is incorporated allowing named data to be withdrawn on presentation of a maskable naming word to the control register chain.
(FR)Un système de mémoire comprend un circuit intégré comprenant une pluralité de cellules interconnectables de manière vérifiable (12, 16) dans le mosaïque d'une tranche de semiconducteur (10). Un contrôleur (14) servant d'interface entre la tranche (10) et un système central de traitement (122) est couplé à la tranche (10) par l'intermédiaire d'un point de connexion (14) formé par l'omission d'une des cellules (12, 16) dans le mosaïque. Chaque cellule (12, 16) comprend des registres de stockage de données à plusieurs bits, ayant chacun un registre d'accès associé à bit simple (54) et un registre associé de commande à bit simple (56). Pendant une phase de croissance une machine d'état (58) agit de concert avec l'ensemble des signaux et vérifie les données provenant du contrôleur (120) de manière à commander une logique de couplage (50) inter-registre (52, 54, 56) et de vérification de données pour former un labyrinthe de branchement de cellules vérifiées (12, 16) se caractérisant par une croissance rapide et une incorporation efficace des cellules fonctionnelles. Après la croissance les données sont transférées entre la chaîne de registres de stockage de données (52) et la chaîne de registre d'accès (54) ainsi formée, en fonction du contenu d'une chaîne associée de registre de commande (56). Une mémoire d'association à recherche rapide est incorporée pour permettre de retirer les données nommées sur présentation d'un mot d'appellation pouvant être masqué à la chaîne de registre de commande.
Designated States: JP.
European Patent Office (BE, CH, DE, FR, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)