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1. (WO1982003931) MULTI-MASTER PROCESSOR BUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1982/003931    International Application No.:    PCT/US1981/000542
Publication Date: 11.11.1982 International Filing Date: 27.04.1981
IPC:
G06F 13/26 (2006.01), G06F 13/372 (2006.01)
Applicants: KRIS, Bryan [US/US]; (US) (For US Only).
TEXTRON, INC. [US/US]; 200 Precision Road, Horsham, PA 19044 (US) (For All Designated States Except US)
Inventors: KRIS, Bryan; (US)
Agent: DORFMAN, John, C. @; Dann, Dorfman, Herrell and Skillman, 123 South Broad Street, Suite 1310, Philadelphia, PA 19109 (US)
Priority Data:
Title (EN) MULTI-MASTER PROCESSOR BUS
(FR) BUS POUR PLUSIEURS PROCESSEURS PRINCIPAUX
Abstract: front page image
(EN)Presently, the interconnection of multiple processors results in decreasing the speed of operation of the system each time a processor is added to the interconnecting bus. The present invention enables the bus to operate at least eight times faster than in the prior art. A multi-master processor bus and a method of processing data which permits multiple microprocessors (10) to communicate freely and inexpensively among themselves and various system resources (12). The bus uses a multiphase clock (16-18) and latches (32, 114) to provide time slice signals to sequentially activate each processor, one at a time in a repetitive sequence. The bus includes cables (40) and terminals (176) for each of the cables with means for interconnecting each of the modules (10, 12) in series daisy chain fashion to selected cables.
(FR)Actuellement l'interconnexion de plusieurs processeurs provoque une diminution de la vitesse de fonctionnement du système chaque fois qu'un processeur est ajouté au bus d'interconnexion. La présente invention permet au bus de fonctionner au moins huit fois plus rapidement que dans l'art antérieur. Un bus pour plusieurs processeurs principaux et un procédé de traitement de données qui permet la communication libre et peut coûteuse de plusieurs micro-processeurs (10) entre eux et avec plusieurs ressources du système (12) sont décrits. Le bus utilise une horloge multi-phasée (16-18) et des bascules (32, 114) pour produire des signaux de découpage de temps permettant d'actionner séquentiellement chaque processeur, un à la fois dans une séquence répétitive. Le bus comprend des câbles (40) et des terminaux (176) pour chacun des câbles avec des organes permettant d'interconnecter chacun des modules (10, 12) selon une connexion en guirlande en série aux câbles sélectionnés.
Designated States: US.
European Patent Office (AT, CH, DE, FR, GB, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)