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1. WO1982001795 - BUFFER CIRCUIT FOR SEMICONDUCTOR MEMORY

Publication Number WO/1982/001795
Publication Date 27.05.1982
International Application No. PCT/US1980/001495
International Filing Date 07.11.1980
IPC
H03K 19/0185 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
0175Coupling arrangements; Interface arrangements
0185using field-effect transistors only
CPC
H03K 19/01855
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0175Coupling arrangements; Interface arrangements
0185using field effect transistors only
018507Interface arrangements
01855synchronous, i.e. using clock signals
Applicants
  • MOSTEK CORPORATION [US]/[US] (AllExceptUS)
  • PLACHNO, Robert, S. [US]/[US] (UsOnly)
Inventors
  • PLACHNO, Robert, S.
Agents
  • MYRICK, Ronald, E.
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) BUFFER CIRCUIT FOR SEMICONDUCTOR MEMORY
(FR) CIRCUIT TAMPON POUR MEMOIRE A SEMI-CONDUCTEUR
Abstract
(EN)
A buffer circuit (10) receives an enable signal to drive power transfer transistors (12, 14) which supply power to circuit elements in a semiconductor memory. When an enable signal is driven to a high state the gate terminals of the power transfer transistors (12, 14) will be driven positive thereby rendering the transistors conductive. When the enable signals transitions to a low voltage state first and second clock signals (o^/C1 and o^/C2) are generated. The action of the clock signal serves to pull a node (20) to one voltage threshold below the reference Vss. A second node (64) is driven to two thresholds below the reference of Vss. The second node (64) connected to the gate terminal of the power transfer transistors (12, 14) to affirmatively hold the power transfer transistors (12, 14) in a non-conductive state to essentially block the transfer of any current through these transistors to the circuit elements of the semiconductor memory thereby eliminating any power loss due to current leakage through the power transfer transistors (12, 14).
(FR)
Un circuit tampon (10) reçoit un signal de validation pour actionner des transistors de transfert de puissance (12, 4) qui alimentent en courant des éléments de circuit dans une mémoire à semi-conducteur. Lorsqu'un signal de validation est entraîné sur un état élevé les bornes de porte des transistors de transfert de puissance (12, 14) seront commandées sur le positif rendant ainsi les transistors conducteurs. Lorsque les signaux de validation passent à un état de basse tension un premier et un second signaux d'horloge (o^/C1 et o^/C2) sont générés. L'action des signaux d'horloge sert à tirer un noeud (20) sur un seuil de tension inférieur à la tension de référence Vss. Un second noeud (64) est amené sur deux seuils sous la référence de Vss. Le second noeud (64) est connecté à la borne de porte des transistors de tranfert de puissance (12, 14) pour maintenir effectivement les transistors de transfert de puissance (12, 14) dans un état de non conduction pour bloquer essentiellement le transfert de tout courant au travers de ces transistors vers les éléments de circuit de la mémoire à semi-conducteur éliminant ainsi toute perte de courant due à des fuites de courant par les transistors de transfert de puissance (12, 14).
Also published as
Latest bibliographic data on file with the International Bureau