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1. (WO1981003568) DYNAMIC RANDOM ACCESS MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/003568    International Application No.:    PCT/US1980/000673
Publication Date: 10.12.1981 International Filing Date: 02.06.1980
IPC:
G11C 11/4094 (2006.01)
Applicants:
Inventors:
Priority Data:
US80/00673 02.06.1980 WO
Title (EN) DYNAMIC RANDOM ACCESS MEMORY
(FR) MEMOIRE A ACCES SELECTIF DYNAMIQUE
Abstract: front page image
(EN)A dynamic random access memory (10) receives a memory address of a row decoder (14) which charges a selected row line (18). When the row line (18) is charged an access transistor (24) in a memory cell (22) is rendered conductive to connect a storage capacitor (26) to a bit line (30). The bit lines (30, 38) are previously set at an equilibration voltage. The voltage on the bit line (30) is driven slightly above the equilibration voltage if a high voltage state had been stored in the capacitor (26) or the voltage on the bit line is driven slightly below the equilibration voltage if a low voltage state had been stored on the capacitor (26). A sense amplifier (44) is connected to the bit lines (30, 38) and upon receipt of a latch signal (L) drives the one of the bit lines (30, 38) having the lower voltage to a low voltage state. A pullup circuit (60) drives the voltage on the remaining bit line of the pair to a high voltage state, restoring the memory storage capacitor (26) to its initial state. After the row line (18) is now discharged trapping the original data state in the storage capacitor (26), precharge transistors (50, 52) then connect together the bit lines (30, 38) through a latch node (46) to share charge between the bit lines (30, 38) and drive the bit lines (30, 38) to the equilibration voltage.
(FR)Une memoire a acces selectif dynamique (10) recoit une adresse de memoire d"un decodeur de rangee (14) qui charge une ligne de rangee selectionnee (18). Lorsque la ligne de rangee (18) est chargee un transistor d"acces (24) dans une cellule de memoire (22) est rendue conducteur pour connecter un condensateur de stockage (26) a une ligne de bits (30). Les lignes de bits (30, 38) sont reglees a l"avance a une tension d"equilibrage. La tension sur la ligne de bits (30) est amenee legerement au-dessus de la tension d"equilibrage si un etat haute tension a ete stocke dans le condensateur (26), ou la tension sur la ligne de bits est amenee legerement en-dessous de la tension d"equilibrage si un etat basse tension a ete stocke sur le condensateur (26). Un amplificateur de detection (44) est connecte aux lignes de bits (30, 38) et lors de la reception d"un signal de bascule (L), fait passer la ligne de bits (30, 38) ayant la plus faible tension vers un etat basse tension. Un circuit de remontee (60) amene la tension de la ligne de bits restante de la paire a un etat haute tension, ramenant ainsi le condensateur de stockage de memoire (26) a son etat initial. Apres decharge de la ligne (18) piegeant l"etat de donnees d"origine dans le condensateur de stockage (26), des transistors de precharge (50, 52) connectent alors les lignes de bits (30, 38) ensemble par l"intermediaire d"un noeud de bascule (46) pour partager la charge entre les lignes de bits (30, 38) et amener les lignes de bits (30, 38) a la tension d"equilibrage.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)