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1. (WO1981003567) SEMICONDUCTOR MEMORY FOR USE IN CONJUNCTION WITH ERROR DETECTION AND CORRECTION CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/003567    International Application No.:    PCT/US1980/000672
Publication Date: 10.12.1981 International Filing Date: 02.06.1980
IPC:
G06F 11/10 (2006.01), G11C 11/406 (2006.01), G11C 11/4063 (2006.01), G11C 29/48 (2006.01)
Applicants:
Inventors:
Priority Data:
US80/00672 02.06.1980 WO
Title (EN) SEMICONDUCTOR MEMORY FOR USE IN CONJUNCTION WITH ERROR DETECTION AND CORRECTION CIRCUIT
(FR) MEMOIRE A SEMI-CONDUCTEUR UTILISEE EN ASSOCIATION AVEC UN CIRCUIT DE DETECTION ET DE CORRECTION D"ERREURS
Abstract: front page image
(EN)A semiconductor dynamic memory circuit (10) includes a memory cell array (38) which includes a plurality of memory cells which are accessed through row and column lines by operation of row and column clock chain signals. A strap (68) is provided to operate the circuit (10) as either a memory which is refreshed according to internally generated addresses or a memory which is refreshed in response to externally supplied memory addresses and is easily incorporated into a memory system which utilizes error detection and correction during the refresh operation. In the absence of the strap (68) a refresh signal (20) refreshes cells of the array (38) in response to the address generated by an internal address counter (82). The circuit (10) accesses a given memory location when an externally supplied address is provided together with a RAS signal (12) and a CAS signal (16). When the strap (68) is incorporated into the circuit (10) the refresh signal (20) applied thereto causes the memory cell array (38) to be refreshed at the externally supplied address. The data within the memory cell array (38) is accessed in response to an externally supplied memory address, the RAS signal (12) and the CAS signal (16). The CAS signal (16) is inhibited in the absence of the RAS signal (12). The circuit (10) is used within a memory array (102) for reading out stored data together with error correcting bits while at the same time refreshing all of the memory circuits in the memory (102). An error detecting and correcting circuit (160) is provided to evaluate the data read out from the memory circuits and to provide a corrected data pattern when erroneous bits are detected.
(FR)Un circuit de memoire dynamique a semi-conducteur (10) comprend un reseau de cellules de memoire (38) qui comprend une pluralite de cellules de memoire auxquelles on peut avoir acces par l"intermediaire de lignes de rangee et de colonne a l"aide de signaux d"enchainement d"horloge de rangees et de colonnes. Une connexion (68) est prevue pour activer le circuit (10) soit comme une memoire qui est regeneree en fonction d"adresses generees interieurement soit comme une memoire qui est regeneree en reponse a des adresses de memoire approvisionnees de l"exterieur et peut facilement etre incorporee dans un systeme de memoire qui utilise une detection et une correction d"erreurs pendant l"operation de regeneration. Dans l"absence de la bande de connexion (68) un signal de regeneration (20) regenere les cellules du reseau (38) en reponse a l"adresse generee par un compteur d"adresse interne (82). Le circuit (10) a acces a un point d"implantation donne en memoire lorsqu"une adresse d"approvisionnement externe est fournie avec un signal RAS (12) et un signal CAS (16). Lorsque la bande de connexion (68) est incorporee au circuit (10), le signal de regeneration (20) applique sur celui-ci provoque la regeneration du reseau de cellules de memoire (38) au niveau de l"adresse approvisionnee de l"exterieur. On a acces aux donnees dans le reseau de signe de memoire (38) en reponse a une adresse de memoire approvisionnee de l"exterieur, au signal RAS (12) et au signal CAS (16). Le signal CAS (16) est inhibe en l"absence du signal RAS (12). Le circuit (10) est utilise dans un reseau ou rangee de memoire (102) pour lire des donnees stockees ensemble avec des bits de correction d"erreurs tout en regenerant en meme temps les circuits de memoire dans la memoire (102). Un circuit de detection et de correction d"erreurs (160) est prevu pour evaluer les donnees lues a partir des circuits de memoire et pour produire une configuration de donnees corrigees lorsque des bits errones sont detectes.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)