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1. (WO1981002361) ACTIVE REFRESH CIRCUIT FOR DYNAMIC MOS CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/002361    International Application No.:    PCT/US1980/000663
Publication Date: 20.08.1981 International Filing Date: 22.05.1980
IPC:
G11C 11/406 (2006.01), H03K 19/017 (2006.01)
Applicants:
Inventors:
Priority Data:
120268 11.02.1980 US
Title (EN) ACTIVE REFRESH CIRCUIT FOR DYNAMIC MOS CIRCUITS
(FR) CIRCUIT ACTIF DE REGENERATION POUR CIRCUITS DYNAMIQUES MOF
Abstract: front page image
(EN)Circuitry for automatically and selectively refreshing a dynamic node to a desired logic level. Nodes at ground potential are left at ground while nodes at an intermediate level are brought up to a supply voltage level. In a preferred use the dynamic node is a digit line in a random access memory. The circuitry includes a first transistor (26) connected between the drain supply and a digit line (12) having a gate (28) connected to the source of a second transistor (30). The drain of the second transistor (30) is connected to a clocked source of potential at least one threshold above the drain supply. The gate (32) of the second transistor (30) is precharged to a potential near the drain supply voltage preferably concurrent with precharging of digit lines in the memory proper. A third transistor (34) is connected between the gate (32) of the second transistor (30) and the digit line (12) and has a gate (36) connected to a clocked source of a reference potential between a digit line precharge level and the level of one threshold above ground. After the state of a memory cell (16) is read out by a sense amplifier (20), the reference potential is applied to the gate (36) of the third transistor (34) to discharge the gate of the second transistor (30) in the event that the digit line (12) is at a low voltage. If the cell read out on the digit line (12) was at a high potential the gate (32) of the second transistor (30) remains charged so that when a potential exceeding the drain voltage by at least one threshold is applied to the drain of the second transistor (30) it is coupled through to the gate (28) of the first transistor (26) which in turn pulls the digit line potential to the drain supply voltage.
(FR)Circuit de regeneration automatique et selective d"un noeud dynamique a un niveau logique desire. Les noeuds se trouvant au potentiel de la masse sont laisses a la masse alors que les noeuds se trouvant a un niveau intermediaire sont portes au niveau de la tension d"alimentation. Dans un mode d"utilisation prefere le noeud est constitue par une ligne numerique dans une memoire a acces selectif. Le circuit comprend un premier transistor (26) connecte entre l"alimentation du collecteur et une ligne numerique (12), possedant une porte (28) connectee a la source d"un deuxieme transistor (30). Le collecteur du deuxieme transistor (30) est connecte a une source synchronisee de potentiel se trouvant au moins un seuil au-dessus de l"alimentation du collecteur. La porte (32) du deuxieme transistor (30) est chargee a l"avance a un potentiel proche de la tension d"alimentation du collecteur de preference simultanement au prechargement des lignes numeriques dans la memoire proprement dite. Un troisieme transistor (34) est connecte entre la porte (32) du deuxieme transistor (30) et la ligne numerique (12) et possede une porte (36) connectee a une source synchronisee d"un potentiel de reference entre le niveau de prechargement d"une ligne numerique et le niveau d"un seuil au-dessus du potentiel de masse. Apres lecture de l"etat d"une cellule de memoire (16) par un amplificateur de detection (20), le potentiel de reference est applique a la porte (36) du troisieme transistor (34) pour decharger la porte du deuxieme transistor (30) dans le cas ou la ligne numerique (12) se trouverait a une faible tension. Si la cellule lue sur la ligne numerique (12) se trouve a un potentiel eleve la porte (32) du deuxieme transistor (30) reste chargee de sorte que lorsqu"un potentiel depassant la tension du collecteur d"au moins un seuil est applique au collecteur du deuxieme transistor (30) il est couple au travers de la porte (28) du premier transistor (26) lequel a son tour porte le potentiel de la ligne numerique au niveau de la tension d"alimentation du collecteur.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)