WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1981002210) CACHED MULTIPROCESSOR SYSTEM WITH PIPELINE TIMING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/002210    International Application No.:    PCT/US1981/000126
Publication Date: 06.08.1981 International Filing Date: 28.01.1981
IPC:
G06F 12/08 (2006.01), G06F 12/14 (2006.01), G06F 13/18 (2006.01), G06F 15/177 (2006.01), G06F 9/46 (2006.01)
Applicants:
Inventors:
Priority Data:
116083 28.01.1980 US
Title (EN) CACHED MULTIPROCESSOR SYSTEM WITH PIPELINE TIMING
(FR) SYSTEME MULTI PROCESSEUR A ANTEMEMOIRE AVEC SYNCHRONISATION DU PIPELINE
Abstract: front page image
(EN)A multiprocessor data processing system including a main memory system, the processors (30) of which share a common control unit (CCU 10) that includes a write-through cache memory (20), for accessing copies of memory data therein without undue delay in retrieving data from the main memory system. A synchronous processor bus (76) having conductors (104) couples the processors (30) to the CCU. An asynchronous input/output bus (60) couples input/output devices (32) to an interface circuit (64) which, in turn, couples the information signals thereof to the synchronous processor bus (76) of the CCU so that both the processors (30) and the I/O devices (32) can gain quick access to memory data rather than in the cache memory (20). When a read command "misses" the cache memory (20), the CCU accesses the memory modules (28) for allocating its cache memory (20) and for returning read data to the processors (30) or input/output devices (32). To inhibit reads to locations in the cache for which there is a write-in-progress, the CCU includes a Processor Index random-access-memory (PIR 20) that temporarily stores memory addresses for which there is a write-in-progress. The PIR is used by the cache memory to force a "miss" for all references to the memory address contained therein until the CCU updates the cache memory. The CCU also includes a duplicate tag store (67) that maintains a copy of the cache memory address tag store (20A) thereby to enable the CCU to update its cache memory when data is written into a main memory location that is to be maintained in the cache memory.
(FR)Systeme multi processeur de traitement de donnees comprenant un systeme de memoire principale, dont les processeurs (30) partagent une unite de commande commune (CCU 10) qui comprend une antememoire (20) d'ecriture intermediaire, pour acceder a des copies de donnees en memoire en evitant un retard exagere dans l'extraction de donnees du systeme de memoire principale. Un bus (76) de processeur synchrone possedant des conducteurs (104) relie le processeur (30) au CCU. Un bus (60) d'entree/sortie asynchrone relie les dispositifs (32) d'entree/sortie a un circuit (64) d'interface qui, a son tour, relie les signaux d'information au bus (76) de processeur synchrone du CCU de maniere que les processeurs (30) et les dispositifs (32) d'entree/sortie puissent acceder rapidement aux donnees en memoire plutot qu'a celles contenues dans l'antememoire (20). Lorsqu'une commande "manque" l'antememoire (20), le CCU accede aux modules (28) de memoire pour attribuer son antememoire (20) et renvoyer les donnees lues aux processeurs (30) ou au dispositif (32) d'entree/sortie. Pour inhiber la lecture d'adresses dans l'antememoire ou une phase d'ecriture est en cours, le CCU comprend une memoire (PIR 20) a acces sequentiel d'index de processeur qui stocke temporairement les adresses de memoire ou une phase d'ecriture est en cours. Le PIR est utilise par l'antememoire de maniere a forcer un "coup manque" pour toutes les references a l'adresse de memoire contenue dans le PIR juste au moment ou le CCU remet a jour l'antememoire. Le CCU comprend aussi un double de memoire d'adresse symbolique (67) qui garde une copie de l'adresse symbolique de l'antememoire (20A) de maniere a permettre au CCU de remettre a jour son antememoire lorsque la donnee est ecrite a une adresse de la memoire principale devant etre maintenue dans l'antememoire.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)