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1. (WO1981001637) DATA PROCESSING SYSTEM WITH SERIAL DATA TRANSMISSION BETWEEN SUBSYSTEMS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/001637    International Application No.:    PCT/US1980/001527
Publication Date: 11.06.1981 International Filing Date: 13.11.1980
IPC:
H04L 25/49 (2006.01)
Applicants:
Inventors:
Priority Data:
98019 26.11.1979 US
Title (EN) DATA PROCESSING SYSTEM WITH SERIAL DATA TRANSMISSION BETWEEN SUBSYSTEMS
(FR) SYSTEME DE TRAITEMENT DE DONNEES AVEC TRANSMISSION SERIIELLE DE DONNEES ENTRE DES SOUS SYSTEMES
Abstract: front page image
(EN)A data recovery circuit (20) for use in a data processing system where plural subsystems are linked by a bit serial transmission line. The data transmitted over the bit serial transmission line is in the form of a phase encoded (PE) pulse signal (ENDATA). The data recovery circuit (20) includes a time delay circuit for delaying the PE pulse signal (ENDATA) by a three-quarter bit period. The three-quarter bit period delay signal permits the generation of a control clock signal. The control clock signal is used in sampling the PE pulse signal at three-quarter bit period points in order to generate a control signal (CNTRL) that indicates the absence or presence of a transition at the midpoint of each bit period of the PE pulse signal (ENDATA). The control signal (CNTRL) is used to generate a recovered clock signal (RCLK) by logically combining the control signal (CNTRL) with the PE pulse signal (ENDATA) and a one-half bit period delayed PE pulse signal (HBTD). The control signal (CNTRL) is also used to generate a recovered data signal (RDATA) by clocking the control signal (CNTRL) into two cascaded flip-flops and logically combining the outputs of the two cascaded flip-flops.
(FR)Un circuit de recuperation de donnees (20) est utilise dans un systeme de traitement de donnees ou plusieurs sous-systemes sont relies par une ligne de transmission serielle de bits. Les donnees transmises sur la ligne de transmission serielle de bits ont la forme d'un signal d'impulsion (ENDATA) a phase codee (PE). Le circuit de recuperation de donnees (20) comprend un circuit de temporisation pour retarder le signal d'impulsion PE (ENDATA) d'une periode de trois quarts de bit. Le signal de temporisation d'une periode de trois quarts de bit permet la generation d'un signal d'horloge de commande. Le signal d'horloge de commande est utilise dans l'echantillonnage du signal d'impulsion PE aux points de la periode de trois quarts de bit de maniere a generer un signal de commande (CNTRL) qui indique l'absence ou la presence d'une transition au milieu de chaque periode de bits du signal d'impulsion PE (ENDATA). Le signal de commande (CNTRL) est utilise pour generer un signal d'horloge recupere (RCLK) en combinant logiquement le signal de commande (CNTRL) avec le signal d'impulsion PE (ENDATA) et un signal d'impulsion PE retarde d'une periode d'un demi bit (HBTD). Le signal de commande (CNTRL) est egalement utilise pour generer un signal de donnee recupere (RDATA) par synchronisation du signal de commande (CNTRL) dans deux bascules en cascade et en combinant logiquement les sorties des deux bascules en cascade.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)