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1. (WO1981000473) CMOS MICROPROCESSOR ARCHITECTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1981/000473    International Application No.:    PCT/US1980/001006
Publication Date: 19.02.1981 International Filing Date: 07.08.1980
IPC:
G06F 15/78 (2006.01), G06F 9/32 (2006.01)
Applicants:
Inventors:
Priority Data:
65294 09.08.1979 US
Title (EN) CMOS MICROPROCESSOR ARCHITECTURE
(FR) ARCHITECTURE D"UN MICROPROCESSEUR CMOS
Abstract: front page image
(EN)A CMOS microprocessor having a plurality of registers wherein the registers contain RAM type storage cells resulting in compact, fully static register. In most cases the registers are connected to two buses. A 5 bit temporary register (34) and an 8 bit program counter (23) are each connected to three buses. An incrementer (21), (38) can provide an increment or decrement function but cannot be used to store functions. A bit code generator (44) is connected to a data bus (12) thereby allowing any one selected data bit carried by the data bus to be modified. A 5 bit high order program counter (33) is capable of directly transferring its contents to the 5 bit temporary register (34). An 8 bit low order incrementer (21) is capable of incrementing three different registers which are an address storage register (22), a program counter (23), and a stack pointer (24). A 5 bit high order incrementer (38) is also capable of incrementing three registers which are an address storage register (32), a program counter (33), and a temporary register (34). An ALU (11) has a first and a second input, which, because of the bus structure used, can both receive data simultaneously.
(FR)Un microprocesseur CMOS (semi-conducteur d"oxyde metallique complementaire) possede une pluralite de registres qui contiennent des cellules de memoire du type RAM, formant ainsi des registres compacts, entierement statiques. Dans la plupart des cas les registres sont connectes a deux bus. Un registre temporaire a cinq bits (34) et un compteur de programme a huit bits (23) sont connectes a trois bus. Un incrementeur (21, 38) peut donner une fonction incrementielle ou decrementielle mais ne peut etre utilise pour memoriser des fonctions. Un generateur de codes de bits (44) est connecte a un bus de donnees (12) permettant a tout bit de donnees selectionnes porte par le bus de donnee d"etre modifie. Un compteur de programme evolue a cinq bits (33) est capable de transferer directement son contenu au registre temporaire a cinq bits (34). Un incrementeur de faible poids a huit bits (21) est capable d"incrementer trois registres differents qui sont un registre de memoire d"adresse (22), un compteur de programme (23), et un indicateur de pile (24). Un incrementeur evolue a cinq bits (38) est aussi capable d"incrementer trois registres qui sont un registre de memoire d"adresse (32), un compteur de programme (33), et un registre temporaire (34). Une unite arithmetique et logique ALU (11) possede une premiere entree et une seconde entree qui peuvent toutes deux, a cause de la structure de bus utilisee, recevoir simultanement des donnees.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)