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1. (WO1979000474) A STRATIFIED CHARGE MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1979/000474    International Application No.:    PCT/US1979/000001
Publication Date: 26.07.1979 International Filing Date: 02.01.1979
IPC:
G11C 11/35 (2006.01)
Applicants:
Inventors:
Priority Data:
866541 03.01.1978 US
Title (EN) A STRATIFIED CHARGE MEMORY DEVICE
(FR) MEMOIRE DE CHARGE STRATIFIEE
Abstract: front page image
(EN)A RAM device employs an array of dual gated transistor memory cells (110) accessed by row and column decoding leads (120R and 120C). A separate P type memory region is provided under the column gate (122C) which acquires holes as a function of the input date during the write cycle, for controlling the flow of an output electron current during the subsequent read cycle. The write holes flow from the substrate (104) into the P memory region to record a "l" when both the row gate (122R) and the column gate are at a low positive potential. The write holes become trapped in the P memory region when the low write voltage on the row gate is replaced by a higher storage voltage. During the read cycle both gates are high, and electron current flow from source to drain along a continuous electron conductive path formed under both gates. The high row voltage causes electron conduction at the surface of the P substrate (104) under the row gate by establishing an N type inversion layer. The high column voltage in combination with the positive charge of the write holes promotes the flow of read electrons under the column gate through a buried N channel (138) adjacent to the P memory region. The read conductive path between the source (114) and drain (116) is formed by the row inversion layer plus the N channel. The stratified charge structure functions as an additional gate beneath the column gate which requires trapped write holes in order to allow electron flow when the row and column gates are activated during read.
(FR)Un dispositif RAM comporte un reseau de cellules de memoire a transistor a double grille (110) auxquelles on accede par des lignes et des colonnes (120R et 120C) reliees a des decodeurs respectivement de ligne et de colonne. Une region de memoire de type P est situee sous la grille de colonne (122C), qui recoit des trous en fonction de la donnee d"entree pendant le cycle d"ecriture, pour la commande de l"ecoulement d"un courant d"electrons de sortie pendant le cycle de lecture qui suit. Les trous d"ecriture s"ecoulent du substrat (104) vers la region de memoire P pour inscrire un "l" lorsque la grille de ligne (122R) et la grille de colonne sont toutes les deux a un potentiel positif bas. Les trous d"ecriture sont pieges dans la region de memoire P lorsque la basse tension d"ecriture sur la grille de ligne est remplacee par une tension plus elevee de stockage. Pendant le cycle de lecture les deux grilles sont a un niveau eleve et un courant d"electrons s"ecoule de la source vers le drain le long d"un chemin continu conducteur d"electrons forme sous les deux grilles. La tension elevee de ligne provoque une conduction d"electrons sur la surface du substrat P (104), en-dessous de la grille de ligne, par l"etablissement d"une couche d"inversion de type N. La tension eleve de colonne, en combinaison avec la charge positive des trous d"ecriture, provoque l"ecoulement d"electrons de lecture en-dessous de la grille de colonne e travers un canal N interieur (138) adjacent a la region de memoire P. Le chemin conducteur de lecture situe entre la source (114) et le drain (116) est constitue par la couche d"inversion de ligne plus le canal N. La structure de charge stratifiee fonctionne comme une grille additionnelle au-dessous de la grille de colonne qui necessite des trous d"ecriture pieges afin de permettre un ecoulement d"electrons lorsque les grilles de ligne et de colonne sont activees pendant la lecture.
Designated States:
Publication Language: English (EN)
Filing Language: English (EN)