Processing

Please wait...

Settings

Settings

Goto Application

1. MXPA/a/2003/002281 - SYSTEM AND METHOD FOR SINGLE PIN RESET IN A MIXED SIGNAL INTEGRATED CIRCUIT

Office
Mexico
Application Number PA/a/2003/002281
Application Date 14.03.2003
Publication Number PA/a/2003/002281
Publication Date 17.11.2003
Publication Kind A
IPC
H03K 17/22
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and -breaking
22Modifications for ensuring a predetermined initial state when the supply voltage has been applied
H04N 5/46
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
NPICTORIAL COMMUNICATION, e.g. TELEVISION
5Details of television systems
44Receiver circuitry
46for receiving on more than one standard at will
Applicants THOMSON LICENSING S.A.
Inventors ALBEAN, David, Lawrence
Agents SERGIO L. OLIVARES RODRIGUEZ
Priority Data 09666021 19.09.2000 US
Title
(EN) SYSTEM AND METHOD FOR SINGLE PIN RESET IN A MIXED SIGNAL INTEGRATED CIRCUIT
(ES) SISTEMA Y METODO PARA EL REINICIO DE TERMINAL UNICA EN UN CIRCUITO INTEGRADO DE SEÑAL MEZCLADA
Abstract
(EN)
A system and method is described for providing a single pin reset for a mixed signal integrated circuit. The system and method provides for a single reset signal/pin of the integrated circuit to be utilized to generate all internal resets for the analog and digital circuitry/sections of the mixed signal integrated circuit. In one form, a state machine generates a reset signal for a phase locked loop synthesizer that is utilized to generate internal system clocks for the analog and digital circuitry, as well as a digital reset signal that provides reset signals to the various digital sections circuitry of the integrated circuit. Preferably, the chip reset signal is provided for a longer period of time than the PLL reset signal in order to assure that the PLL is running and generating clocking signals before the digital logic is clocked.

(ES)
Se describen un sistema y método para proporcionar unúnico reinicio de terminal para un circuito integrado de señal mezclada. El sistema y método proporcionan unaúnica terminal/señal de reinicio del circuito integrado a ser utilizado para generar todos los reinicios internos para la circuitería/secciones análogas y digitales del circuito integrado de señal mezclada. En una forma, una máquina de estado genera una señal de reinicio para un sintetizador de circuito sincronizado de fase que se utiliza para generar los relojes del sistema interno para la circuitería digital y análoga, asícomo una señalde reinicio digital que proporciona señales de reinicio para las diferentes circuiterías de secciones digitales circuito integrado. De preferencia, la señal de reinicio del chip es provista por un período de tiempo más largo que la señal de reinicio PLL con el fin de asegurar que el PLL corra y genere señales de reloj antes de que se sincronice el lógico digital.