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1. KR1020180095499 - 3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들

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청구의 범위
청구항 1
3차원 NAND 메모리 디바이스로서,

기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;

상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;

상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및

제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들을 포함하고,상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 관통-메모리-레벨 비아 영역을 통해 연장되는, 디바이스.
청구항 2
제1항에 있어서,

상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역에 위치한 유전체 충전 재료 부분을 통해 연장되는, 디바이스.
청구항 3
제1항에 있어서,

워드라인들과 절연 층들의 상기 교대 스택, 및 상기 복수의 메모리 스택 구조물은 상기 워드라인 구동기 디바이스들 위에 위치하는, 디바이스.
청구항 4
제2항에 있어서,

상기 워드라인 구동기 디바이스들은 상기 관통-메모리-레벨 비아 영역에 위치하는 상기 유전체 충전 재료 부분 아래에 위치하는, 디바이스.
청구항 5
제1항에 있어서,

상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역에 위치하는 적어도 하나의 제2 교대 스택을 통해 연장되는, 디바이스.
청구항 6
제5항에 있어서,

상기 적어도 하나의 제2 교대 스택은 유전체 스페이서 층들과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하고, 상기 유전체 스페이서 층들 각각은 각각의 워드라인과 동일한 레벨에 위치하며;

상기 적어도 하나의 제2 교대 스택은 절연 해자 트렌치 구조물(insulating moat trench structure)에 의해 적어도 부분적으로 둘러싸인, 디바이스.
청구항 7
제1항에 있어서,

상기 관통-메모리-레벨 비아 구조물들은 상기 관통-메모리-레벨 비아 영역 내로 연장되는 워드라인들과 절연 층들의 상기 교대 스택을 통해 연장되고;

상기 적어도 하나의 관통-메모리-레벨 비아 구조물들 각각은 각각의 절연 라이너(insulating liner)에 의해 상기 워드라인들로부터 측방향으로 전기적으로 격리되는, 디바이스.
청구항 8
제1항에 있어서,

상기 제1 메모리 블록의 계단 영역 위에 놓이는 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및

워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―을 더 포함하는 디바이스.
청구항 9
제8항에 있어서,

상기 관통-메모리-레벨 비아 영역은 메모리 어레이 영역의 제1 단부(end)에 있는 제2 메모리 블록에 위치하고, 어떠한 워드라인 컨택트 비아 구조물도 상기 메모리 어레이 영역의 상기 제1 단부에 있는 상기 제2 메모리 블록의 상기 관통-메모리-레벨 비아 영역에 위치하지 않는, 디바이스.
청구항 10
제9항에 있어서,

메모리 어레이 영역의 제2 단부에 있는 상기 제2 메모리 블록 내의 제2 계단 영역; 및

상기 제2 메모리 블록의 상기 계단 영역 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제2 메모리 블록 내의 워드라인들과 접촉하는 제2 워드라인 컨택트 비아 구조물들을 더 포함하는 디바이스.
청구항 11
제1항에 있어서,

상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역은 동일한 대각선 방향으로 상승하는, 디바이스.
청구항 12
반도체 구조물로서,

반도체 기판 위에 위치하고 적어도 하나의 교대 스택 ―상기 적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함함― 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리;

상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함함―; 및

상기 제2 블록의 길이방향 단부에 인접하게 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 유전체 충전 재료 부분에 매립된 수직으로 연장되는 관통-메모리-레벨 비아 구조물들을 포함하는 관통-메모리-레벨 비아 영역을 포함하는 반도체 구조물.
청구항 13
제12항에 있어서,

상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층; 및

상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하는 반도체 구조물.
청구항 14
제13항에 있어서,

상기 반도체 기판 상에 위치하는 반도체 디바이스들; 및

상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 평면 반도체 재료 층 아래에 놓인 상기 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들을 더 포함하며,상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들과 접촉하는, 반도체 구조물.
청구항 15
제14항에 있어서,

상기 메모리 스택 구조물들 각각은 상기 전기 도전 층들의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함하고;

상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;

상기 반도체 디바이스들은 각각의 워드라인들에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스들을 포함하는, 반도체 구조물.
청구항 16
제15항에 있어서,

상기 제1 및 상기 제3 블록의 계단 영역들 위에 놓인 역-계단형 유전체 재료 부분을 통해 연장되고 상기 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및

워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 메모리-레벨 어셈블리 위에 놓이고, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나에 걸침―을 더 포함하는 반도체 구조물.
청구항 17
제16항에 있어서,

상기 관통-메모리-레벨 비아 구조물들 각각은 각각의 위에 놓인 상위 레벨 금속 상호접속 구조물과 접촉하는, 반도체 구조물.
청구항 18
제16항에 있어서,

상기 반도체 기판 상의 상기 반도체 디바이스들의 서브셋은 상기 평면 반도체 재료 층의 구역 아래에 위치하는, 반도체 구조물.
청구항 19
제12항에 있어서,

상기 유전체 충전 재료 부분은, 적어도, 상기 메모리-레벨 어셈블리의 최상단 표면을 포함하는 제1 수평면으로부터 상기 메모리-레벨 어셈블리의 최하단 표면 아래에 위치한 제2 수평면까지 수직으로 연장되는, 반도체 구조물.
청구항 20
제19항에 있어서,

상기 메모리-레벨 어셈블리 아래에 놓이고 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하고, 상기 제2 수평면은 상기 평면 반도체 재료 층의 하단 표면 아래에 위치하는, 반도체 구조물.
청구항 21
제20항에 있어서,

상기 유전체 충전 재료 부분은 상기 메모리-레벨 어셈블리 및 상기 평면 반도체 재료 층을 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;

상기 제1 및 상기 제3 블록의 각각의 계단 영역은 테라스(terrace)들을 포함하고 상기 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되고;

상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 메모리-레벨 어셈블리 아래에 놓인 평면 반도체 재료 층 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 반도체 구조물.
청구항 22
제21항에 있어서,

상기 메모리 스택 구조물들의 드레인 영역들에 전기적으로 결합되는 복수의 비트라인을 더 포함하는 반도체 구조물.
청구항 23
제12항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함하는, 반도체 구조물.
청구항 24
3차원 NAND 메모리 디바이스로서,

기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;

상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;

상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및

제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들을 포함하고,상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 유전체 충전 재료 부분을 통해 연장되는, 디바이스.
청구항 25
제24항에 있어서,

상기 제1 메모리 블록의 계단 영역 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및

워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―을 더 포함하고,상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역은 동일한 대각선 방향으로 상승하는, 디바이스.
청구항 26
반도체 구조물을 형성하는 방법으로서,

반도체 기판 위에 메모리-레벨 어셈블리 ―상기 메모리-레벨 어셈블리는 적어도 하나의 교대 스택 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함함― 를 형성하는 단계;

상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하며, 상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는 제1 블록, 제2 블록, 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함함― 을 형성하는 단계;

상기 제2 계단 영역을 제거하는 단계; 및

상기 제1 및 상기 제3 계단 영역은 그대로 유지되면서 상기 제거된 제2 계단 영역의 구역에 관통-메모리-레벨 비아 구조물들을 형성하는 단계를 포함하는 방법.
청구항 27
제26항에 있어서,

상기 반도체 기판 위에 적어도 하나의 하위 레벨 유전체 층을 형성하는 단계; 및

상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층 ―상기 메모리-레벨 어셈블리는 상기 평면 반도체 재료 층 위에 형성되고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 전기적으로 접속된 수평 반도체 채널들을 포함함― 을 형성하는 단계를 더 포함하는 방법.
청구항 28
제27항에 있어서,

상기 반도체 기판 상에 반도체 디바이스들을 형성하는 단계; 및

상기 적어도 하나의 하위 레벨 유전체 층의 레벨에서 상기 반도체 디바이스들의 노드들에 전기적으로 단락된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들 상에 직접 형성됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 29
제28항에 있어서,

상기 메모리 스택 구조물들 각각은 메모리 요소들의 수직 스택을 포함하고;

상기 적어도 하나의 교대 스택에 전기 도전 층들을 형성하는 단계;

상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;

상기 반도체 디바이스들은 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된 워드라인 스위치 디바이스들을 포함하는, 방법.
청구항 30
제29항에 있어서,

상기 제1 및 상기 제3 계단 영역 위에 적어도 하나의 역-계단형 유전체 재료 부분을 형성하는 단계;

상기 제거된 제2 계단 영역의 구역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서,

상기 적어도 하나의 역-계단형 유전체 재료 부분을 통해 상기 제1 및 상기 제3 계단 영역 위에 및 상기 제1 및 상기 제3 블록들 내의 상기 워드라인들 상에 직접 워드라인 컨택트 비아 구조물들을 형성하는 단계; 및

상기 메모리-레벨 어셈블리 위의 워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들 상에 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나를 가로질러 연장됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 31
제29항에 있어서,

상기 평면 반도체 재료 층은 상기 반도체 기판 상의 상기 반도체 디바이스들의 서브셋 바로 위에 형성되는, 방법.
청구항 32
제29항에 있어서,

상기 제2 계단 영역의 구역에서 상기 메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구를 형성함으로써 상기 제2 계단 영역을 제거하는 단계; 및

상기 관통-메모리-레벨 개구 내에 유전체 충전 재료 부분 ―상기 관통-메모리-레벨 비아 구조물들 각각은 상기 유전체 충전 재료 부분을 통해 형성됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 33
제32항에 있어서,

상기 관통-메모리-레벨 개구는 상기 적어도 하나의 하위 레벨 유전체 재료 층 내로 연장되는, 방법.
청구항 34
제33항에 있어서,

상기 관통-메모리-레벨 개구는 상기 메모리-레벨 어셈블리 및 상기 평면 반도체 재료 층을 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;

상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 평면 반도체 재료 층 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 방법.
청구항 35
제32항에 있어서,

상기 적어도 하나의 교대 스택을 형성하기 위해 복수의 교대하는 각각의 희생 층 및 절연 층을 형성하는 단계;

상기 적어도 하나의 교대 스택을 통해 상기 제1 수평 방향을 따라 측방향으로 연장되는 복수의 트렌치를 형성하는 단계;

상기 절연 층들 사이에 복수의 오목부를 형성하기 위해 상기 복수의 트렌치를 통해 상기 적어도 하나의 교대 스택으로부터 상기 희생 층들을 선택적으로서 제거하는 단계;

상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계;

상기 복수의 트렌치에 절연 스페이서들을 형성하는 단계; 및

상기 복수의 트렌치에 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들을 형성하는 단계를 더 포함하는 방법.
청구항 36
제35항에 있어서,

상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계는,

상기 제2 계단 영역을 제거하는 단계 및 상기 유전체 충전 재료 부분을 형성하는 단계 후에 발생하며;

상기 제2 계단 영역을 제거하는 단계는 상기 제2 계단 영역에서 상기 절연 층들과 상기 희생 층들을 제거하는 단계를 포함하고;

상기 전기 도전 층들은 상기 관통-메모리-레벨 개구에 위치한 상기 유전체 충전 재료 부분에 형성되지 않는, 방법.
청구항 37
제26항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―을 포함하는, 방법.
청구항 38
반도체 구조물로서,

반도체 기판 위에 위치하고 적어도 하나의 교대 스택 ―상기 적어도 하나의 교대 스택은 각각의 절연 층들과 각각의 전기 도전 층들의 교대 층들을 포함함― 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함하는 메모리-레벨 어셈블리;

상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 3개의 이웃 블록들의 세트를 포함함―;

상기 제2 블록의 길이방향 단부에 인접하게 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 유전체 충전 재료 부분에 매립된 수직으로 연장되는 관통-메모리-레벨 비아 구조물들을 포함하는 관통-메모리-레벨 비아 영역; 및

상기 수직으로 연장되는 관통-메모리-레벨 비아 구조물들 및 상기 유전체 충전 재료 부분 아래의 상기 관통-메모리-레벨 비아 영역 내의 상기 기판 상에 또는 상기 기판 위에 위치한 워드라인 스위치 디바이스들을 포함하는 반도체 구조물.
청구항 39
제38항에 있어서,

상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층; 및

상기 워드라인 스위치 디바이스들의 노드들에 전기적으로 단락되고 상기 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들과 접촉함―을 더 포함하는 반도체 구조물.
청구항 40
제39항에 있어서,

상기 메모리 스택 구조물들 각각은 상기 전기 도전 층들의 각각의 레벨에 위치한 메모리 요소들의 수직 스택을 포함하고;

상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;

상기 워드라인 스위치 디바이스들은 각각의 워드라인들에 대한 바이어스 전압을 제어하도록 구성된, 반도체 구조물.
청구항 41
제40항에 있어서,

상기 제1 및 상기 제3 블록의 계단 영역들 위에 놓인 역-계단형 유전체 재료 부분을 통해 연장되고 상기 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및

워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 메모리-레벨 어셈블리 위에 놓이고, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나에 걸침―을 더 포함하는 반도체 구조물.
청구항 42
제41항에 있어서,

상기 관통-메모리-레벨 비아 구조물들 각각은 각각의 위에 놓인 상위 레벨 금속 상호접속 구조물과 접촉하는, 반도체 구조물.
청구항 43
제38항에 있어서,

상기 유전체 충전 재료 부분은 상기 메모리-레벨 어셈블리를 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;

상기 제1 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되고;

상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 메모리-레벨 어셈블리 아래에 놓인 상기 기판 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 반도체 구조물.
청구항 44
제43항에 있어서,

상기 메모리 스택 구조물들의 드레인 영역들에 전기적으로 결합되는 복수의 비트라인을 더 포함하는 반도체 구조물.
청구항 45
제38항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함하는, 반도체 구조물.
청구항 46
3차원 NAND 메모리 디바이스로서,

기판 상에 또는 기판 위에 위치한 워드라인 구동기 디바이스들;

상기 워드라인 구동기 디바이스들 위에 위치한 워드라인들과 절연 층들의 교대 스택;

상기 교대 스택을 통해 연장되는 복수의 메모리 스택 구조물 ―각각의 메모리 스택 구조물은 메모리 막과 수직 반도체 채널을 포함함―; 및

제1 메모리 블록의 워드라인들을 상기 워드라인 구동기 디바이스들에 전기적으로 결합하는 관통-메모리-레벨 비아 구조물들을 포함하고,상기 관통-메모리-레벨 비아 구조물들은 상기 제1 메모리 블록의 계단 영역과 또 다른 메모리 블록의 계단 영역 사이에 위치한 유전체 충전 재료 부분을 통해 연장되고, 상기 워드라인 구동기 디바이스들은 상기 관통-메모리-레벨 비아 구조물들 및 상기 유전체 충전 재료 부분 아래에 위치하는, 디바이스.
청구항 47
제46항에 있어서,

상기 제1 메모리 블록의 계단 영역들 위에 놓인 유전체 재료 부분을 통해 연장되고 상기 제1 메모리 블록 내의 워드라인들과 접촉하는 워드라인 컨택트 비아 구조물들; 및

워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들을 전기적으로 단락시키는 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은 상기 교대 스택 위에 놓이고, 상기 제1 메모리 블록 및 상기 유전체 충전 재료 부분에 걸쳐 있음 ―을 더 포함하는 디바이스.
청구항 48
반도체 구조물을 형성하는 방법으로서,

반도체 기판 위에 메모리-레벨 어셈블리 ―상기 메모리-레벨 어셈블리는 적어도 하나의 교대 스택 및 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 포함함― 를 형성하는 단계;

상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고 상기 적어도 하나의 교대 스택을 복수의 측방향으로 이격된 블록으로 측방향으로 분할하며, 상기 복수의 블록은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열되고, 각각, 제1 계단 영역, 제2 계단 영역, 및 제3 계단 영역을 포함하는 제1 블록, 제2 블록, 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함함― 을 형성하는 단계;

상기 제2 계단 영역을 제거하는 단계;

상기 제거된 제2 계단 영역의 구역에서 상기 기판 상에 또는 상기 기판 위에 워드라인 스위치 디바이스들을 형성하는 단계; 및

상기 제1 및 상기 제3 계단 영역은 그대로 유지되면서 상기 워드라인 스위치 디바이스들 위의 상기 제거된 제2 계단 영역의 구역에 관통-메모리-레벨 비아 구조물들을 형성하는 단계를 포함하는 방법.
청구항 49
제48항에 있어서,

상기 반도체 기판 위에 적어도 하나의 하위 레벨 유전체 층을 형성하는 단계; 및

상기 적어도 하나의 하위 레벨 유전체 층의 레벨에서 상기 워드라인 스위칭 디바이스들의 노드들에 전기적으로 단락된 하위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상기 하위 레벨 금속 상호접속 구조물들 상에 직접 형성됨―을 형성하는 단계를 더 포함하는 방법.
청구항 50
제49항에 있어서,

상기 메모리 스택 구조물들 각각은 메모리 요소들의 수직 스택을 포함하고;

상기 적어도 하나의 교대 스택에 전기 도전 층들을 형성하는 단계;

상기 전기 도전 층들은 상기 메모리 요소들을 위한 워드라인들을 포함하고;

상기 워드라인 스위치 디바이스들은 각각의 워드라인에 대한 바이어스 전압을 제어하도록 구성된, 방법.
청구항 51
제50항에 있어서,

상기 제1 및 상기 제3 계단 영역 위에 적어도 하나의 역-계단형 유전체 재료 부분을 형성하는 단계;

상기 제거된 제2 계단 영역의 구역 위에는 어떠한 컨택트 비아 구조물도 형성하지 않으면서,

상기 적어도 하나의 역-계단형 유전체 재료 부분을 통해 상기 제1 및 상기 제3 계단 영역 위에 및 상기 제1 및 상기 제3 블록들 내의 상기 워드라인들 상에 직접 워드라인 컨택트 비아 구조물들을 형성하는 단계; 및

상기 메모리-레벨 어셈블리 위의 워드라인 컨택트 비아 구조물과 관통-메모리-레벨 비아 구조물의 각각의 쌍들 상에 상위 레벨 금속 상호접속 구조물들 ―상기 상위 레벨 금속 상호접속 구조물들은, 상기 제2 블록, 및 상기 제1 블록과 상기 제3 블록 중 하나를 가로질러 연장됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 52
제50항에 있어서,

상기 제2 계단 영역의 구역에서 상기 메모리-레벨 어셈블리를 통해 연장되는 관통-메모리-레벨 개구를 형성함으로써 상기 제2 계단 영역을 제거하는 단계; 및

상기 관통-메모리-레벨 개구 내에 유전체 충전 재료 부분 ―상기 관통-메모리-레벨 비아 구조물들 각각은 상기 유전체 충전 재료 부분을 통해 형성됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 53
제52항에 있어서,

상기 관통-메모리-레벨 개구는 상기 적어도 하나의 하위 레벨 유전체 재료 층 내로 연장되는, 방법.
청구항 54
제53항에 있어서,

상기 관통-메모리-레벨 개구는 상기 메모리-레벨 어셈블리를 통해 연장되는 실질적으로 수직인 측벽들을 포함하고;

상기 메모리 스택 구조물들 각각은, 메모리 막, 및 상기 기판 내의 각각의 수평 채널에 인접한 수직 반도체 채널을 포함하는, 방법.
청구항 55
제54항에 있어서,

상기 적어도 하나의 교대 스택을 형성하기 위해 복수의 교대하는 각각의 희생 층 및 절연 층을 형성하는 단계;

상기 적어도 하나의 교대 스택을 통해 상기 제1 수평 방향을 따라 측방향으로 연장되는 복수의 트렌치를 형성하는 단계;

상기 절연 층들 사이에 복수의 오목부를 형성하기 위해 상기 복수의 트렌치를 통해 상기 적어도 하나의 교대 스택으로부터 상기 희생 층들을 선택적으로서 제거하는 단계;

상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계;

상기 복수의 트렌치에 절연 스페이서들을 형성하는 단계; 및

상기 복수의 트렌치에 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들을 형성하는 단계를 더 포함하는 방법.
청구항 56
제55항에 있어서,

상기 복수의 트렌치를 통해 상기 오목부들에 상기 복수의 전기 도전 층을 형성하는 단계는,

상기 제2 계단 영역을 제거하는 단계 및 상기 유전체 충전 재료 부분을 형성하는 단계 후에 발생하고;

상기 제2 계단 영역을 제거하는 단계는 상기 제2 계단 영역에서 상기 절연 층들과 상기 희생 층들을 제거하는 단계를 포함하고;

상기 전기 도전 층들은 상기 관통-메모리-레벨 개구에 위치한 상기 유전체 충전 재료 부분에 형성되지 않는, 방법.
청구항 57
제48항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―을 포함하는, 방법.
청구항 58
반도체 구조물로서,

반도체 기판 위에 위치하고 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 제1 교대 스택을 포함하고, 상기 적어도 하나의 제1 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함하고, 상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 포함함― 을 더 포함하는 메모리-레벨 어셈블리;

상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고 상기 적어도 하나의 제1 교대 스택으로부터 측방향으로 이격된 관통-메모리-레벨 비아 영역의 구역을 정의하는 절연 해자 트렌치 구조물;

상기 관통-메모리-레벨 비아 영역 내에 위치하고, 유전체 스페이서 층들 ―상기 유전체 스페이서 층들 각각은 각각의 전기 도전 층과 동일한 레벨에 위치함― 과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하는 적어도 하나의 제2 교대 스택; 및

상기 관통-메모리-레벨 비아 영역 내에 위치하고 도전성 재료를 포함하는 관통-메모리-레벨 비아 구조물들을 포함하는 반도체 구조물.
청구항 59
제58항에 있어서,

상기 관통-메모리-레벨 비아 영역의 구역은 상기 절연 해자 트렌치 구조물의 닫힌 내주(closed inner periphery) 내의 구역을 포함하고;

상기 관통-메모리-레벨 비아 구조물들은 상기 메모리-레벨 어셈블리의 최상단 표면 및 상기 메모리-레벨 어셈블리의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되는, 반도체 구조물.
청구항 60
제58항에 있어서,

제1 수평 방향을 따라 연장되고 상기 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 더 포함하는 반도체 구조물.
청구항 61
제60항에 있어서,

상기 복수의 블록은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함하고;

상기 절연 해자 트렌치 구조물은 상기 제2 블록의 길이방향 단부 상에 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 위치하며, 상기 제1 블록 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 상기 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되는, 반도체 구조물.
청구항 62
제61항에 있어서,

역-계단형 유전체 재료 부분의 계단형 하단 표면들은 상기 제1 블록 및 상기 제3 블록의 계단 영역들의 계단형 상단 표면들과 접촉하는, 반도체 구조물.
청구항 63
제62항에 있어서,

상기 역-계단형 유전체 재료 부분과 동일한 재료를 포함하고 상기 절연 해자 트렌치 구조물에 의해 상기 역-계단형 유전체 재료 부분으로부터 측방향으로 이격된 추가의 역-계단형 유전체 재료 부분의 계단형 하단 표면들은 상기 적어도 하나의 제2 교대 스택의 계단형 상단 표면들과 접촉하는, 반도체 구조물.
청구항 64
제60항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 측방향으로 둘러싸이고;

상기 절연 해자 트렌치 구조물은 상기 메모리 막과 동일한 재료를 포함하는 절연 라이너를 포함하는, 반도체 구조물.
청구항 65
제64항에 있어서,

상기 절연 해자 구조물은 상기 메모리 스택 구조물들 각각에 포함된 층들과 동일한 세트의 층들을 포함하는 층 스택(layer stack)을 포함하는, 반도체 구조물.
청구항 66
제60항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 측방향으로 둘러싸이고;

상기 절연 해자 트렌치 구조물은 상기 절연 스페이서와 동일한 재료를 포함하는 절연 라이너를 포함하는, 반도체 구조물.
청구항 67
제66항에 있어서,

상기 절연 해자 트렌치 구조물은 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물과 동일한 도전성 재료를 포함하는 도전성 충전 부분을 포함하는, 반도체 구조물.
청구항 68
제60항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 반도체 구조물.
청구항 69
제58항에 있어서,

상기 절연 해자 구조물은 본질적으로 유전체 충전 재료 부분으로 구성된, 반도체 구조물.
청구항 70
제58항에 있어서,

반도체 기판 상에 위치하는 반도체 디바이스들;

상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들; 및

상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하는 반도체 구조물.
청구항 71
제70항에 있어서,

상기 메모리-레벨 어셈블리 위에 놓이고, 상기 각각의 워드라인들에 전기적으로 결합되고, 적어도 하나의 상위 레벨 유전체 층에 매립된, 상위 레벨 금속 상호접속 구조물들을 더 포함하고,상기 관통-메모리-레벨 비아 구조물들은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 상위 레벨 금속 상호접속 구조물과 하위 레벨 금속 상호접속 구조물의 각각의 쌍들과 접촉하며;

상기 반도체 디바이스들은 워드라인 스위치 디바이스들을 포함하는, 반도체 구조물.
청구항 72
제58항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함하는, 반도체 구조물.
청구항 73
반도체 구조물을 형성하는 방법으로서,

반도체 기판 위에 절연 층들과 유전체 스페이서 층들의 적어도 하나의 교대 스택을 형성하는 단계;

상기 적어도 하나의 교대 스택을 통해 메모리 스택 구조물들 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함함― 을 형성하는 단계;

상기 적어도 하나의 교대 스택을 통해 관통-메모리-레벨 비아 영역의 구역을 정의하는 해자 트렌치 ―상기 적어도 하나의 교대 스택의 일부는 상기 관통-메모리-레벨 비아 영역 내에 존재함― 를 형성하는 단계;

상기 해자 트렌치 내의 상기 적어도 하나의 교대 스택의 부분은 그대로 유지하면서 상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분들을 전기 도전 층들 ―상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 구성함― 로 대체하는 단계; 및

상기 관통-메모리-레벨 비아 영역 내에 관통-메모리-레벨 비아 구조물들을 형성하는 단계를 포함하는 방법.
청구항 74
제73항에 있어서,

상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분을 상기 전기 도전 층들로 대체하기 전에 상기 해자 트렌치 내에 절연 해자 트렌치 구조물을 형성하는 단계를 더 포함하고, 상기 관통-메모리-레벨 비아 영역의 구역은 상기 절연 해자 트렌치 구조물의 닫힌 내주 내의 구역을 포함하는, 방법.
청구항 75
제73항에 있어서,

상기 해자 트렌치의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 배면 컨택트 트렌치를 형성하는 단계; 및

상기 절연 층들을 상기 전기 도전 층들로 대체하기 전에 상기 배면 컨택트 트렌치를 통해 상기 해자 트렌치에 절연 라이너를 퇴적하는 단계를 더 포함하는 방법.
청구항 76
제75항에 있어서,

상기 배면 컨택트 트렌치 내의 측방향으로 길쭉한 컨택트 비아 구조물 및 상기 절연 라이너 내의 도전성 충전 재료 부분을 동시에 형성하는 단계를 더 포함하는 방법.
청구항 77
제75항에 있어서,

절연 재료를 퇴적하고 이방성 에칭함으로써 상기 배면 컨택트 트렌치 내의 절연 스페이서 및 상기 절연 층 상의 또 다른 절연 라이너를 동시에 형성하는 단계를 더 포함하는 방법.
청구항 78
제73항에 있어서,

상기 해자 트렌치의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 연장되는 메모리 개구들을 형성하는 단계; 및

적어도 하나의 유전체 재료 층을 포함하는 층들의 스택을 퇴적하고 이방성 에칭함으로써 각각의 메모리 개구 내의 메모리 막과 상기 해자 트렌치 내의 절연 라이너를 동시에 형성하는 단계를 더 포함하는 방법.
청구항 79
제78항에 있어서,

상기 메모리 막들 및 상기 절연 라이너 상에 컨포멀 반도체 재료 층을 퇴적하는 단계; 및

상기 적어도 하나의 교대 스택 위로부터 상기 컨포멀 반도체 재료 층의 부분들을 제거하는 단계를 더 포함하고,상기 컨포멀 반도체 재료 층의 각각의 나머지 부분은 각각의 메모리 스택 구조물의 수직 반도체 채널을 구성하고;

상기 해자 트렌치 내의 상기 컨포멀 반도체 재료 층의 나머지 부분은 반도체 충전 재료 부분을 구성하는, 방법.
청구항 80
제73항에 있어서,

상기 관통-메모리-레벨 비아 영역 외부의 상기 유전체 스페이서 층들의 부분을 상기 전기 도전 층들로 대체하기 전에 본질적으로 상기 유전체 재료로 구성된 해자 트렌치 충전 구조물을 형성하기 위해 상기 해자 트렌치를 유전체 재료로 채우는 단계를 더 포함하는 방법.
청구항 81
제73항에 있어서,

상기 적어도 하나의 교대 스택의 주변부에 테라스들을 포함하는 계단 영역들 ―각각의 아래에 놓인 유전체 스페이서 층은 상기 적어도 하나의 교대 스택 내에서 임의의 위에 놓인 유전체 스페이서 층보다 제1 수평 방향을 따라 더 멀리 연장됨― 을 형성하는 단계; 및

상기 계단 영역들 위에 역-계단형 유전체 재료 부분 ―상기 해자 트렌치는 제1 계단 영역 외부 및 제2 계단 영역 내부에 형성됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 82
제81항에 있어서,

상기 관통-메모리-레벨 비아 구조물들은, 상기 적어도 하나의 교대 스택의 나머지 부분의 최상단 표면 및 상기 적어도 하나의 교대 스택의 최하단 표면을 포함하는 제1 수평면으로부터 수직으로 연장되고;

상기 역-계단형 유전체 재료 부분의 나머지 부분은 상기 제1 계단 영역 내의 상기 전기 도전 층들의 부분들 및 상기 제2 계단 영역 내의 상기 유전체 스페이서 층들의 나머지 부분들 위로 계속 연장되는, 방법.
청구항 83
제73항에 있어서,

제1 수평 방향을 따라 연장되고 상기 메모리-레벨 어셈블리를 복수의 측방향으로 이격된 블록으로 측방향으로 분할하는 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계를 더 포함하고,상기 복수의 블록은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 배열된 제1 블록, 제2 블록 및 제3 블록을 순서대로 포함하는 적어도 3개의 이웃 블록들의 세트를 포함하고;

상기 해자 트렌치는 상기 제2 블록의 길이방향 단부 상에 및 상기 제1 블록의 계단 영역과 상기 제3 블록의 계단 영역 사이에 형성되며, 상기 제1 블록 및 상기 제3 블록의 각각의 계단 영역은 테라스들을 포함하고 테라스들에서 각각의 아래에 놓인 전기 도전 층이 상기 메모리-레벨 어셈블리 내에서 임의의 위에 놓인 전기 도전 층보다 상기 제1 수평 방향을 따라 더 멀리 연장되는, 방법.
청구항 84
제73항에 있어서,

상기 반도체 기판 상에 워드라인 스위치 반도체 디바이스들을 형성하는 단계;

상기 워드라인 스위치 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위의 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들을 형성하는 단계;

상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층 ―상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함함― 을 형성하는 단계; 및

상기 메모리-레벨 어셈블리 위에 놓이고, 상기 워드라인들에 전기적으로 결합되며, 적어도 하나의 상위 레벨 유전체 층에 매립된 상위 레벨 금속 상호접속 구조물들 ―상기 관통-메모리-레벨 비아 구조물들은 상위 레벨 금속 상호접속 구조물과 하위 레벨 금속 상호접속 구조물의 각각의 쌍들과 접촉함― 을 형성하는 단계를 더 포함하는 방법.
청구항 85
제73항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―을 포함하는, 방법.
청구항 86
반도체 구조물로서,

반도체 기판 위에 위치하고 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함하는 메모리-레벨 어셈블리 ―상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함하고, 상기 전기 도전 층들은 상기 메모리 스택 구조물들을 위한 워드라인들을 구성하고, 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고, 제1 수평 방향을 따라 측방향으로 연장되며, 상기 적어도 하나의 교대 스택을 상기 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할함―; 및

블록 내의 관통-메모리-레벨 비아 영역에 위치한 적어도 하나의 관통-메모리-레벨 비아 구조물을 포함하고,상기 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 상기 블록 내에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 위치하며;

상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장되고;

상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 각각의 절연 라이너에 의해 상기 전기 도전 층들로부터 측방향으로 전기적으로 격리되는, 반도체 구조물.
청구항 87
제86항에 있어서,

상기 메모리-레벨 어셈블리 아래의 상기 반도체 기판 상에 또는 상기 반도체 기판 위에 위치하는 반도체 디바이스들; 및

상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위에 놓인 적어도 하나의 하위 레벨 유전체 층에 매립되며 상기 적어도 하나의 관통-메모리-레벨 비아 구조물과 접촉하는 하위 레벨 금속 상호접속 구조물들을 더 포함하는 반도체 구조물.
청구항 88
제87항에 있어서,

상기 적어도 하나의 하위 레벨 유전체 층 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하는 반도체 구조물.
청구항 89
제87항에 있어서,

상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 소스 션트 라인(source shunt line) 또는 전력 스트랩(power strap) 중 적어도 하나에 전기적으로 결합되고;

상기 반도체 디바이스들은 워드라인 스위치 트랜지스터들을 포함하는, 반도체 구조물.
청구항 90
제89항에 있어서,

상기 적어도 하나의 관통-메모리-레벨 비아 구조물의 각각의 측벽의 하단 부분은 상기 적어도 하나의 하위 레벨 유전체 층과 물리적으로 접촉하는, 반도체 구조물.
청구항 91
제89항에 있어서,

각각의 절연 라이너는 상기 절연 라이너에 의해 에워싸인 각각의 관통-메모리-레벨 비아 구조물보다 작은 수직 범위를 갖는, 반도체 구조물.
청구항 92
제86항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 절연 스페이서에 의해 상기 적어도 하나의 교대 스택으로부터 측방향으로 전기적으로 격리되고;

상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은, 상기 절연 스페이서와 동일한 재료 조성 및 동일한 두께를 갖는 절연 라이너에 의해 상기 적어도 하나의 교대 스택으로부터 측방향으로 전기적으로 격리된, 반도체 구조물.
청구항 93
제86항에 있어서,

상기 반도체 기판 위에 놓이고, 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는 평면 반도체 재료 층을 더 포함하고,상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 상기 평면 반도체 재료 층의 개구를 통해 연장되며;

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층의 상단 표면에서 종단되는, 반도체 구조물.
청구항 94
제93항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층 내에 위치한 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 반도체 구조물.
청구항 95
제86항에 있어서,

상기 관통-메모리-레벨 비아 영역 내에 위치하고, 유전체 스페이서 층들 ―상기 유전체 스페이서 층들 각각은 각각의 전기 도전층과 동일한 레벨에 위치함― 과 상기 절연 층들의 제2 부분들의 교대 층들을 포함하는 적어도 하나의 제2 교대 스택을 더 포함하는 반도체 구조물.
청구항 96
제95항에 있어서,

상기 관통-메모리-레벨 비아 영역은 상기 적어도 하나의 제2 교대 스택을 측방향으로 에워싸는 절연 해자 트렌치 구조물을 포함하는, 반도체 구조물.
청구항 97
제96항에 있어서,

상기 절연 해자 트렌치 구조물의 내측 측벽들과 상기 적어도 하나의 관통-메모리-레벨 비아 구조물의 측벽들은 상기 적어도 하나의 제2 교대 스택과 물리적으로 접촉하는, 반도체 구조물.
청구항 98
제96항에 있어서,

상기 절연 해자 트렌치 구조물은 외측 절연 라이너 및 내측 절연 라이너를 포함하고;

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 상기 내측 절연 라이너와 동일한 조성 및 동일한 두께를 갖는 유전체 재료를 포함하는 절연 스페이서에 의해 측방향으로 둘러싸인, 반도체 구조물.
청구항 99
제96항에 있어서,

상기 절연 해자 트렌치 구조물은 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물과 동일한 재료 조성을 갖는 도전성 충전 부분을 포함하는, 반도체 구조물.
청구항 100
제96항에 있어서,

상기 절연 해자 트렌치 구조물은 외측 절연 라이너와 내측 절연 충전 부분으로 구성되고;

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들 각각은 내측 절연 충전 부분과 동일한 유전체 재료를 포함하는 절연 스페이서에 의해 측방향으로 둘러싸인, 반도체 구조물.
청구항 101
제86항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―을 포함하는, 반도체 구조물.
청구항 102
반도체 구조물을 형성하는 방법으로서,

반도체 기판 위에 위치한 메모리-레벨 어셈블리를 형성하는 단계 ―상기 메모리-레벨 어셈블리는 전기 도전 층들과 절연 층들의 제1 부분들의 적어도 하나의 교대 스택을 포함하고, 상기 적어도 하나의 교대 스택을 통해 수직으로 연장되는 메모리 스택 구조물들을 더 포함하며, 상기 메모리 스택 구조물들 각각은 메모리 막과 수직 반도체 채널을 포함함― ;

상기 메모리-레벨 어셈블리를 통해 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계 ―상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 제1 수평 방향을 따라 측방향으로 연장되고, 상기 적어도 하나의 교대 스택을 상기 메모리-레벨 어셈블리 내의 복수의 측방향으로 이격된 블록으로 측방향으로 분할함―; 및

블록 내의 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 비아 구조물을 형성하는 단계 ―상기 관통-메모리-레벨 비아 영역은 한 쌍의 측방향으로 길쭉한 컨택트 비아 구조물들 사이에 및 상기 블록에 위치한 메모리 스택 구조물들의 2개 그룹 사이에 위치하고 관통-메모리-레벨 비아 구조물들을 포함하고, 상기 적어도 하나의 관통-메모리-레벨 비아 구조물 각각은 상기 메모리-레벨 어셈블리를 통해 수직으로 연장됨―를 포함하는 방법.
청구항 103
제102항에 있어서,

상기 반도체 기판 상에 또는 상기 반도체 기판 위에 위치하는 반도체 디바이스들을 형성하는 단계; 및

상기 반도체 디바이스들의 노드들에 전기적으로 단락되고 상기 반도체 기판 위의 적어도 하나의 하위 레벨 유전체 층에 매립된 하위 레벨 금속 상호접속 구조물들 ―상기 적어도 하나의 관통-메모리-레벨 비아 구조물은 상기 하위 레벨 금속 상호접속 구조물들 상에 형성됨― 을 형성하는 단계를 더 포함하는 방법.
청구항 104
제103항에 있어서,

상기 적어도 하나의 하위 레벨 유전체 층 위에 평면 반도체 재료 층을 형성하는 단계를 더 포함하고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하는, 방법.
청구항 105
제102항에 있어서,

상기 메모리-레벨 어셈블리를 통해 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;

각각의 관통-메모리-레벨 개구의 주변 둘레에 절연 라이너를 형성하는 단계; 및

각각의 절연 라이너 상에 관통-메모리-레벨 비아 구조물을 형성하는 단계를 더 포함하는 방법.
청구항 106
제105항에 있어서,

상기 적어도 하나의 관통-메모리-레벨 개구의 형성과 동시에 상기 적어도 하나의 교대 스택을 통해 배면 컨택트 트렌치를 형성하는 단계; 및

컨포멀 절연 재료 층을 퇴적하고 이방성 에칭함으로써 상기 적어도 하나의 절연 라이너의 형성과 동시에 상기 배면 컨택트 트렌치의 측벽 상에 절연 스페이서를 형성하는 단계를 더 포함하고,상기 컨포멀 절연 재료 층이 이방성 에칭되는 동안 상기 적어도 하나의 관통-메모리-레벨 개구는 아래쪽으로 연장되고;

하위 레벨 금속 상호접속 구조물은 상기 적어도 하나의 관통-메모리-레벨 개구 중 하나의 하단에서 물리적으로 노출되는, 방법.
청구항 107
제106항에 있어서,

상기 배면 컨택트 트렌치 내의 측방향으로 길쭉한 컨택트 비아 구조물 및 각각의 절연 라이너 내의 도전성 충전 재료 부분을 동시에 형성하는 단계를 더 포함하는 방법.
청구항 108
제102항에 있어서,

상기 반도체 기판 위에 평면 반도체 재료 층을 형성하는 단계를 더 포함하고, 상기 평면 반도체 재료 층은 상기 메모리 스택 구조물들 내의 수직 반도체 채널들에 접속된 수평 반도체 채널들을 포함하며,상기 관통-메모리-레벨 비아 구조물들은 상기 평면 반도체 재료 층의 개구를 통해 연장되고;

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물들은 상기 평면 반도체 재료 층의 상단 표면에서 종단되며;

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물은 상기 평면 반도체 재료 층 내에 위치한 각각의 수평 채널들과 접촉하는 각각의 아래에 놓인 소스 영역들과 접촉하는 소스 라인들을 포함하는, 방법.
청구항 109
제102항에 있어서,

상기 반도체 기판 위에 절연 층들과 희생 재료 층들의 적어도 하나의 공정중(in-process) 교대 스택을 형성하는 단계;

상기 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;

배면 오목부들을 형성하기 위해 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 제거하는 단계; 및

상기 배면 오목부들을 상기 전기 도전 층으로 채움으로써, 상기 적어도 하나의 교대 스택을 형성하는 단계를 더 포함하는 방법.
청구항 110
제109항에 있어서,

상기 적어도 하나의 관통-메모리-레벨 개구의 형성과 동시에 배면 컨택트 트렌치들을 형성하는 단계;

상기 전기 도전 층들의 형성 후에 상기 배면 컨택트 트렌치들 각각 내의 절연 스페이서 및 상기 적어도 하나의 관통-메모리-레벨 개구 각각 내의 절연 라이너를 동시에 형성하는 단계; 및

상기 적어도 하나의 관통-메모리-레벨 비아 구조물 및 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 동시에 형성하는 단계를 더 포함하는 방법.
청구항 111
제109항에 있어서,

상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물의 형성 전에, 상기 적어도 하나의 관통-메모리-레벨 개구 각각을, 각각의 절연 라이너 및 각각의 관통-메모리-레벨 비아 구조물로 채우는 단계를 더 포함하는 방법.
청구항 112
제102항에 있어서,

상기 반도체 기판 위에 절연 층들과 희생 재료 층들의 적어도 하나의 공정중 교대 스택을 형성하는 단계;

외주부 내에 상기 관통-메모리-레벨 비아 영역의 구역을 포함하는 해자 트렌치 및 상기 적어도 하나의 공정중 교대 스택을 통해 배면 컨택트 트렌치들을 형성하는 단계;

상기 배면 컨택트 트렌치들의 측벽들이 물리적으로 환경에 노출되면서,

상기 해자 트렌치의 측벽들 상에 패터닝된 절연 라이너 층을 형성하는 단계;

상기 관통-메모리-레벨 비아 영역에 적어도 하나의 관통-메모리-레벨 개구를 형성하는 단계;

상기 배면 컨택트 트렌치들을 통해 에칭제를 도입함으로써 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 제거함으로써, 배면 오목부들을 형성하는 단계; 및

상기 배면 컨택트 트렌치들을 통해 반응물을 도입함으로써 상기 배면 오목부들을 상기 전기 도전 층으로 채움으로써, 상기 적어도 하나의 교대 스택을 형성하는 단계를 더 포함하는 방법.
청구항 113
제112항에 있어서,

상기 배면 컨택트 트렌치들 내의 절연 스페이서들 및 상기 해자 트렌치 내의 상기 패터닝된 절연 라이너를 동시에 형성하는 단계; 및

상기 패터닝된 절연 스페이서들 상의 상기 복수의 측방향으로 길쭉한 컨택트 비아 구조물 및 상기 절연 라이너 상의 도전성 충전 재료 부분을 동시에 형성하는 단계를 더 포함하고,상기 적어도 하나의 공정중 교대 스택의 나머지 부분은 상기 해자 트렌치에 의해 에워싸인 구역 내에 남아있는, 방법.
청구항 114
제112항에 있어서,

상기 배면 컨택트 트렌치들 내의 절연 스페이서들 및 상기 해자 트렌치 내의 절연 재료 충전 부분을 동시에 형성하는 단계; 및

상기 절연 스페이서들 상에 복수의 측방향으로 길쭉한 컨택트 비아 구조물을 형성하는 단계를 더 포함하고,상기 적어도 하나의 공정중 교대 스택의 나머지 부분은 상기 해자 트렌치에 의해 에워싸인 구역 내에 남아있는, 방법.
청구항 115
제102항에 있어서,

상기 메모리 스택 구조물들은 수직 NAND 디바이스의 메모리 요소들을 포함하고;

상기 전기 도전 층들은 상기 수직 NAND 디바이스의 각각의 워드라인을 포함하거나, 상기 수직 NAND 디바이스의 각각의 워드라인에 전기적으로 접속되고;

상기 반도체 기판은 실리콘 기판을 포함하고;

상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하며;

상기 실리콘 기판은, 상기 메모리 디바이스를 위한 워드라인 구동기 회로 및 비트라인 구동기 회로를 포함하는 집적 회로를 포함하고;

상기 모놀리식 3차원 NAND 스트링들의 어레이는 :

복수의 반도체 채널 ―상기 복수의 반도체 채널 각각의 적어도 하나의 끝 부분은 상기 반도체 기판의 상단 표면에 실질적으로 수직으로 연장됨―;

복수의 전하 저장 요소 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널 중의 각각의 반도체 채널에 인접하여 위치함―; 및

상기 반도체 기판의 상기 상단 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―상기 복수의 제어 게이트 전극은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함―을 포함하는, 방법.