Description
JP 2010245743 20101101 20140820 Ｇ０９Ｇ ５／００ Ｇ０９Ｇ ５／３９ Ｇ０９Ｇ ５／３９３ patcit 1 : 特開平１０−１３３９４４（ＪＰ，Ａ）
patcit 2 : 特開２００２−２７８９１９（ＪＰ，Ａ）
patcit 3 : 特開２０００−２３１４７３（ＪＰ，Ａ）
patcit 4 : 特開平０７−３０２０７３（ＪＰ，Ａ）
JP2011051667 20110127 WO2012060114 20120510 20130411 橋本 直明
Technical Field
[0001]
本発明は、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラ等のフルドット液晶画面に画像を描画する描画装置
、描画方法
及びプログラムに関する。
Background Art
[0002]
従来、空気調和装置や照明装置等の遠隔操作に用いられるリモートコントローラの表示画面には、例えばセブンセグメントタイプの単純なものが用いられてきた。しかしながら、最近では、フルドット液晶の表示画面を備えるものが増えている（例えば、特許文献１参照）。
[0003]
フルドット液晶の表示画面において文字などの２次元画像を表示する際には、マイクロコンピュータのプロセッサとは独立してデータ転送を行うＤＭＡコントローラが用いられるようにするがの望ましい。ＤＭＡコントローラを用いてＲＯＭ（Read Only Memory）から文字のビットマップ画像をＶＲＡＭ（Video Random Access Memory）に転送すれば、プロセッサの不可は著しく軽減される。
Citation List
Patent Literature
[0004]
patcit 1 : 特開２０１０−１７５７８６号公報
Summary of Invention
Technical Problem
[0005]
ところが、ＲＯＭでは、各行のデータ列が上から順番に連結された状態でアドレス順に文字等のビットマップ画像が記憶されている。このため、一般的なＤＭＡ（Direct Memory Access）コントローラを用いて、ビットマップ画像のデータをそのままＶＲＡＭに転送しても、表示画面上でその文字の画像が正確に表示されるようにはならない。ＶＲＡＭにその文字の画像を正確に表示するためには、１行分のデータ列が書き込まれる度に、ＶＲＡＭにおける書き込み位置を改行する必要がある。
[0006]
このような背景から、現状では、ＲＯＭから読み込んだ画像データをＶＲＡＭに書き込む際にＤＭＡコントローラは用いられていない。
[0007]
本発明は、上記実情に鑑みてなされたもので、フルドット液晶の表示画面に画像を表示する際のプロセッサの負荷を軽減することができる描画装置
、描画方法
及びプログラムを提供することを目的とする。
Technical Solution
[0008]
上記目的を達成するために、この発明に係る描画装置は、各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報を読み出して、２次元の画像表示用メモリの所定の領域に書き込むことにより、画像情報に基づく画像を表示する。この描画装置において、読み出し部は、プロセッサとは独立して、記憶媒体に記憶された画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく。書き込み部は、プロセッサとは独立して、読み出し部によって読み出されたデータを、画像表示用メモリにおける書き込み開始位置から所定の単位で横方向に順次書き込んでいく。書き込み位置更新部は、書き込み部による各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を、次の行の同じ列の位置に更新する。
プロセッサと、記憶媒体と、画像表示用メモリと、読み出し部と、書き込み部とが、マイクロコンピュータに実装され、記憶媒体と画像表示用メモリとの間でデータの入出力が可能なバッファを有するデータ中継部がマイクロコンピュータの外部にさらに設けられる。読み出し部は、記憶媒体における読み出し開始位置と、画像情報全体の転送に必要な転送回数と、バッファにおける書き込み位置とがレジスタに設定される第１のＤＭＡコントローラである。書き込み部は、バッファにおける読み込み位置と、画像情報の各行のデータ列の転送に必要な転送回数と、画像表示用メモリの書き込み開始位置とがレジスタに設定される第２のＤＭＡコントローラである。
Advantageous Effects
[0009]
この発明によれば、書き込み位置更新部により、画像表示用メモリへの各行のデータ列の書き込みが完了する度に、画像表示用メモリにおける書き込み開始位置を改行する。これにより、画像情報を記憶媒体から読み込んで画像表示用メモリに書き込むのにＤＭＡコントローラを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のプロセッサの負荷を軽減することができる。
Brief Description of Drawings
[0010]
[fig. 1] この発明の実施の形態１に係る描画装置の構成を示すブロック図である。
[fig. 2] 図２（Ａ）は、文字のビットマップ画像の一例を示す図である。図２（Ｂ）は、図２（Ａ）の文字のビットマップ画像のデータがＲＯＭに格納されている様子を模式的に示す図である。
[fig. 3] 図１のＤＭＡコントローラの構成を示すブロック図である。
[fig. 4] 図４（Ａ）は、図３のＤＭＡコントローラにおける第１の転送モードを説明するための図である。図４（Ｂ）は、図３のＤＭＡコントローラにおける第２の転送モードを説明するための図である。図４（Ｃ）は、図３のＤＭＡコントローラにおける第３の転送モードを説明するための図である。
[fig. 5] 図１のＶＲＡＭのメモリマップを説明するための図である。
[fig. 6] 図１の表示部の表示画面に表示される全体画像の一例を示す図である。
[fig. 7] 図１のコンパニオンチップの構成と、信号の流れを説明するためのブロック図である。
[fig. 8] 図１の描画装置の処理シーケンス図である。
[fig. 9] この発明の実施の形態２に係る描画装置の構成を示すブロック図である。
[fig. 10] 図９のコンパニオンチップの構成と、信号の流れを説明するためのブロック図である。
[fig. 11] 図９の描画装置の処理シーケンス図である。
[fig. 12] ＲＯＭのメモリマップの一例を示す図である。
[fig. 13] この発明の実施の形態３に係る描画装置の構成を示すブロック図である。
[fig. 14] オフセットを説明するための図である。
[fig. 15] 図１５（Ａ）及び図１５（Ｂ）は、連続して横に並ぶ文字を１つの画像データとしてＲＯＭに記憶する方法を説明するための図である。
[fig. 16] 各文字の画像データを、連続して横に並ぶ２文字の画像データに変換してＲＡＭに保持する様子を説明するための図である。
Description of Embodiments
[0011]
この発明の実施の形態について、図面を参照して詳細に説明する。
[0012]
実施の形態１．
まず、この発明の実施の形態１について説明する。
[0013]
まず、図１を参照して、本実施形態に係る描画装置１００の構成について説明する。この描画装置１００は、例えば、図示しない空気調和装置のリモートコントローラである。図１に示すように、描画装置１００は、マイクロコンピュータ１、表示部２及びコンパニオンチップ３を備える。
[0014]
マイクロコンピュータ１は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ（Random Access Memory）１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、外部インターフェイス（Ｉ／Ｆ）１４、ＶＲＡＭ１５及び操作入力インターフェイス（Ｉ／Ｆ）１６を備える。これらはバス１７を介して互いにデータ送受信可能に接続されている。
[0015]
プロセッサとしてのＣＰＵ１０は、描画装置１００全体を統括制御する。ＣＰＵ１０は、描画装置（リモートコントローラ）１００だけでなく、空気調和装置全体を統括制御するものであってもよい。また、ＣＰＵ１０は、複数の空気調和装置に跨る協調動作を行うものであってもよい。
[0016]
記憶媒体としてのＲＯＭ１１には、表示される複数の画像データが記憶されている。このような画像データには、文字や図形などの画像データが含まれている。図２（Ａ）には、このような画像の一例として、文字「Ｄ」のビットマップ画像が示されている。このビットマップ画像は、１６ビット×１６ビットの画像データである。１バイトを８ビットとすると、このビットマップ画像は、３２バイトの画像データとなる。
[0017]
ここで、ビットマップ画像の最上行の左側８ビットをまとめてデータＤ１とし、最上行の右側８ビットをデータＤ２とする。また、次の行の左側８ビットをまとめてデータＤ３とし、その行の右側８ビットをデータＤ４とする。同様にして、各行の左側８ビットと右側８ビットとをそれぞれまとめていくと、ビットマップ画像の最下行の右側８ビットは、データＤ３２となる。
[0018]
このビットマップ画像のデータは、ＲＯＭ１１に、図２（Ｂ）のようにして記憶されている。図２（Ｂ）に示すように、図２（Ａ）のビットマップ画像の最上行の左側８ビットのデータＤ１は、アドレスＡ１に格納されている。その次のアドレスＡ２には、データＤ２が格納されている。同様に、アドレスＡ３には、次の行の左側８ビットのデータＤ３が格納され、アドレスＡ４には、右側８ビットのデータＤ４が格納されている。そして、最後のアドレスＡ３２には、最下行の右側８ビットのデータＤ３２が格納されている。
[0019]
このように、ＲＯＭ１１には、表示されるべき文字等の画像データの各行のデータ列が順番に連結された状態で、アドレス順に記憶されている。
[0020]
ＲＡＭ１２には、ＣＰＵ１０で用いられるデータ等が必要に応じて書き込まれる。
[0021]
ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃは、ＣＰＵ１０とは独立してデータ転送を行う。図３には、ＤＭＡコントローラ１３Ａの構成が示されている。図３に示すように、ＤＭＡコントローラ１３Ａは、制御部２０、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３を備えている。
[0022]
制御部２０は、バス１７を介して転送元から転送先にデータを転送する。読み出し開始アドレスレジスタ２１には、転送元における読み出し開始アドレスが設定される。書き込み開始アドレスレジスタ２２には、転送先における書き込み開始アドレスが設定される。転送回数レジスタ２３には、ＤＭＡ転送を行う回数が設定される。１回の転送につき転送されるデータサイズは１バイトであるため、例えば３２バイトのデータを転送する際の転送回数は３２回となる。
[0023]
制御部２０は、読み出し開始アドレスレジスタ２１に設定された読み出し開始アドレスからデータをアドレス単位（１バイト）で読み取っていく。そして、制御部２０は、読み取ったデータを、書き込み開始アドレスレジスタ２２に設定された書き込み開始アドレスから順次書き込むことにより、転送元から転送先へデータをＤＭＡ転送する。ＤＭＡ転送は、転送回数レジスタ２３に格納された転送回数で終了する。
[0024]
ＤＭＡコントローラ１３Ｂ、１３Ｃの構成も、図３に示すＤＭＡコントローラ１３Ａの構成と同じである。なお、以下では、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３をまとめてレジスタ群とも呼ぶ。
[0025]
ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃは、３つの転送モードでのデータ転送が可能である。
[0026]
図４（Ａ）には、第１の転送モードが模式的に示されている。図４（Ａ）に示すように、第１の転送モードは、転送元のアドレス及び転送先のアドレスを両方１バイト書き込む度にシフトさせていく転送モードである。この第１の転送モードによれば、転送元のデータは転送先にそのままコピーされる。
[0027]
図４（Ｂ）には、第２の転送モードが模式的に示されている。図４（Ｂ）に示すように、第２の転送モードは、転送先のアドレスを固定する転送モードである。この第２の転送モードによれば、転送元のデータは、転送先の同じアドレス（書き込み開始アドレス）に上書きされる。
[0028]
図４（Ｃ）には、第３の転送モードが模式的に示されている。図４（Ｃ）に示すように、第３の転送モードは、転送元のアドレスを固定する転送モードである。この第３の転送モードによれば、読み出し開始アドレスに書き込まれた転送元のデータが、書き込み開始アドレスから、転送先の複数のアドレスに転送回数に応じたバイト数だけ書き込まれる。
[0029]
この実施の形態では、ＤＭＡコントローラ１３Ａが第２の転送モードで動作し、ＤＭＡコントローラ１３Ｂが第３の転送モードで動作し、ＤＭＡコントローラ１３Ｃが第１の転送モードで動作する。
[0030]
外部Ｉ／Ｆ１４は、外部の機器とのデータ送受信を行うための通信インターフェイスである。外部Ｉ／Ｆ１４には、コンパニオンチップ３が接続されている。これにより、コンパニオンチップ３は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃ、外部Ｉ／Ｆ１４及びＶＲＡＭ１５とデータ送受信が可能である。
[0031]
ＶＲＡＭ１５は、２次元の画像表示用メモリである。図５には、ＶＲＡＭ１５のメモリマップが模式的に示されている。図５に示すように、ＶＲＡＭ１５におけるアドレスの方向は、列方向（横方向）となっている。最小のアドレスは、ＶＲＡＭ１５の左上端となっており、最大のアドレスは、右下端となっている。
[0032]
仮に、ＶＲＡＭ１５の特定の位置Ｐを基準に、画像データ４を書き込もうとする場合には、特定の位置Ｐに対応するアドレスから画像データ４を書き込んでいくようになる。この際、画像データ４における次の行のデータ列を書き込むには、転送先のアドレスを、次の行の書き込み開始アドレスと同列のアドレスに更新するか、オフセットを加算する必要がある。
[0033]
操作入力インターフェイス１６は、ユーザによって操作されるボタン等の操作入力部を有するマンマシンインターフェイスである。
[0034]
表示部２は、フルドット液晶の表示画面を有する。この表示画面のサイズは、例えば、縦が１２０乃至２４０ドットで、横が２５０乃至３２０ドットとなっている。ＶＲＡＭ１５に画像データが書き込まれると、この表示画面には、その画像データに基づく画像が表示される。図６には、表示部２に表示された画面の一例が示されている。なお、表示画面上には、タッチパネルが設けられていてもよい。
[0035]
図７には、コンパニオンチップ３の詳細な構成が示されている。図７に示すように、コンパニオンチップ３は、バッファ３０と、制御部３１と、レジスタデータメモリ（ＲＤＭ）３２とを備える。
[0036]
バッファ３０は、例えば１バイトのデータを保持可能なメモリである。制御部３１は、ＣＰＵ１０からの指示に従って、バッファ３０を介したＤＭＡ転送を制御する。レジスタデータメモリ３２は、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２及び転送回数レジスタ２３に設定されるデータを記憶するメモリである。
[0037]
コンパニオンチップ３の構成についてさらに詳細に説明する。
[0038]
バッファ３０には、ＲＯＭ１１から１バイト分の画像データがＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ａによって実行される。
[0039]
このＤＭＡ転送に先立って、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ群への設定を行う。この設定により、ＤＭＡコントローラ１３Ａの読み出し開始アドレスレジスタ２１には、ＲＯＭ１１の画像データの先頭アドレスが設定される。また、書き込み開始アドレスレジスタ２２には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、転送回数レジスタ２３には、画像データ全体のバイト数（すなわち画像データ全体の転送に必要な転送回数）が設定される。
[0040]
コンパニオンチップ３の制御部３１は、ＤＭＡコントローラ１３Ａの制御部２０に対して制御信号を出力する。制御部３１が、ＤＭＡ転送開始の制御信号を出力すると、ＤＭＡコントローラ１３Ａの制御部２０は、ＲＯＭ１０からバッファ３０へのＤＭＡ転送を開始する。
[0041]
バッファ３０にＤＭＡ転送された１バイト分の画像データは、ＶＲＡＭ１５へＤＭＡ転送される。このＤＭＡ転送は、ＤＭＡコントローラ１３Ｂによって実行される。
[0042]
ＤＭＡ転送に先立って、ＤＭＡコントローラ１３Ｂのレジスタ群の設定が行われる。この設定により、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、転送回数レジスタ２３には、画像情報の各行のデータ列の長さに対応するバイト数（１行分のデータ列の転送に必要な転送回数）が設定される。このレジスタ群の設定は、以下のようにして行われる。
[0043]
描画装置１００では、ＤＭＡコントローラ１３Ｂのレジスタ群の設定のためにＤＭＡコントローラ１３Ｃが設けられている。ＤＭＡコントローラ１３Ｂのレジスタ群に設定されるデータは、ＤＭＡコントローラ１３Ｃにより、コンパニオンチップ３のレジスタデータメモリ３２から、ＤＭＡコントローラ１３Ｂのレジスタ群へＤＭＡ転送される。
[0044]
まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う。ＤＭＡコントローラ１３Ｃの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のレジスタデータメモリ３２のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＤＭＡコントローラ１３Ｃのレジスタ群のアドレスが設定される。また、転送回数レジスタ２３には、レジスタ群のバイト数が設定される。
[0045]
続いて、ＣＰＵ１０は、まず、コンパニオンチップ３の制御部３１に対して、ＲＯＭ１１から読み出す画像データの縦横のバイト数や、ＶＲＡＭ１５へその画像を描画する位置（ＶＲＡＭ１５上の書き込み開始アドレス）を出力する。制御部３１は、バッファ３０のアドレスと、ＶＲＡＭ１５上の書き込み開始アドレスと、１行のデータ列のバイト数とを、レジスタデータメモリ３２に設定する。
[0046]
制御部３１は、ＤＭＡコントローラ１３Ｃの制御部２０にＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｃの制御の下で、コンパニオンチップ３のレジスタデータメモリ３２に含まれるデータが、ＤＭＡコントローラ１３Ｂのレジスタ群にＤＭＡ転送される。この結果、上述のように、ＤＭＡコントローラ１３Ｂの読み出し開始アドレスレジスタ２１には、コンパニオンチップ３のバッファ３０のアドレスが設定される。また、書き込み開始アドレスレジスタ２２には、ＶＲＡＭ１５の書き込み開始アドレスが設定される。また、転送回数レジスタ２３には、画像データの各行のデータ列の長さに対応するバイト数（各行のデータ列を転送するのに必要な転送回数）が設定される。
[0047]
この状態で、制御部３１が、ＤＭＡコントローラ１３Ａ、１３ＣへのＤＭＡ転送指示の制御信号を所定のタイミングで切り替えることにより、ＤＭＡコントローラ１３ＡによるＲＯＭ１１→バッファ３０へのＤＭＡ転送と、ＤＭＡコントローラ１３Ｂによるバッファ３０→ＶＲＡＭ１５のＤＭＡ転送とが交互に行われる。
[0048]
コンパニオンチップ３の制御部３１は、データの転送回数が、ＲＯＭ１１から読み出す画像データの１行のデータ列の転送に必要な転送回数に達したか否かにより、ＤＭＡコントローラ１３Ｂによる各行のデータ列のＶＲＡＭ１５への書き込みが完了したか否かを判定している。書き込みが完了したと判定された場合、制御部３１は、レジスタデータメモリ３２の書き込み開始アドレスに対応する領域に、次の行の書き込み開始アドレスと同じ列のアドレスを設定する。
[0049]
続いて、制御部３１は、ＤＭＡコントローラ１３Ｃに、ＤＭＡ転送開始の制御信号を出力する。これを受けて、ＤＭＡコントローラ１３Ｃは、レジスタデータメモリ３２のデータを、ＤＭＡコントローラ１３Ｂのレジスタ群にＤＭＡ転送する。この結果、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２１に設定されたアドレスは、次の行で書き込み開始アドレスと同列のアドレスに更新される。これにより、次からのバッファ３０からＶＲＡＭ１５へのＤＭＡ転送は、更新された書き込み開始アドレスから行われるようになる。
[0050]
次に、この実施の形態に係る描画装置１００の動作について、図８のシーケンス図を参照して説明する。
[0051]
図８には、ＣＰＵ１０が、ある文字を表示部２の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、１６ビット×１６ビットの文字の画像データを表示部２の表示画面に表示させる場合について説明する。なお、ＤＭＡＡ、ＤＭＡＢ、ＤＭＡＣは、それぞれ、ＤＭＡコントローラ１３Ａ、１３Ｂ、１３Ｃを示している。
[0052]
まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ設定を行う（ステップＳ１）。これにより、ＲＯＭ１１からコンパニオンチップ３のバッファ３０へのＤＭＡ転送が可能な状態となる。
[0053]
続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｃのレジスタ設定を行う（ステップＳ２）。これにより、コンパニオンチップ３のレジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が可能な状態となる。
[0054]
続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３１に、表示する画像データの縦横のバイト数や、ＶＲＡＭ１５の書き込み開始アドレスなどを含む描画命令を送信する（ステップＳ３）。
[0055]
この描画命令を受けて、コンパニオンチップ３の制御部３１は、レジスタデータメモリ３２に、バッファ３０のアドレスと、ＶＲＡＭ１５の書き込み開始アドレスと、１行分のバイト数（転送回数）とを、レジスタデータメモリ３２に設定する（ステップＳ１０）。
[0056]
続いて、制御部３１は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ１１）。これにより、レジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が行われる（ステップＳ１２）。この結果、バッファ３０から、ＶＲＡＭ１５へのＤＭＡ転送が可能となる。
[0057]
続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ１３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ１４）。これにより、ＲＯＭ１１の画像データの先頭アドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスに転送される（ステップＳ１６）。
[0058]
続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスの次のアドレス（書き込み開始アドレスの右横の位置）に転送される（ステップＳ１８）。
[0059]
これらステップＳ１０乃至Ｓ１８の処理が１行目の書き込み処理である。
[0060]
制御部３１は、この時点で、１行目の書き込みが終了したことを検出し、レジスタデータメモリ３２の書き込み開始アドレスを、ＶＲＡＭ１５上の次の行で、書き込み開始アドレスと列位置が同じアドレスに更新する（ステップＳ２０）。続いて、制御部３１は、ＤＭＡコントローラ１３ＣにＤＭＡ転送開始の制御信号を出力する（ステップＳ２１）。これにより、レジスタデータメモリ３２からＤＭＡコントローラ１３Ｂのレジスタ群へのＤＭＡ転送が行われ（ステップＳ２２）、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２２のアドレスが、次の行の前回の書き込み開始アドレスの同列のアドレスに更新される。
[0061]
続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ２３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ２４）。これにより、ＲＯＭ１１の画像データの３番目のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の次の行の書き込み開始アドレスと同列のアドレスに転送される（ステップＳ２６）。
[0062]
続いて、ＲＯＭ１１の画像データの４番目のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５のその次のアドレスに転送される（ステップＳ２８）。
[0063]
これらステップＳ２０乃至Ｓ２８の処理が２行目の書き込み処理である。
[0064]
以降、２行目の書き込み処理と同様にして、３行目乃至１６行目の書き込み処理が行われる。
[0065]
１６行目の書き込みが完了すると、制御部３１は、ＣＰＵ１０に完了通知の信号を出力する（ステップＳ３０）。これにより、文字の画像データがＶＲＡＭ１５に書き込まれ、表示部２の表示画面に、その画像データに基づく文字が表示される。
[0066]
以上詳細に説明したように、この実施の形態によれば、コンパニオンチップ３により、ＶＲＡＭ１５への各行のデータ列の書き込みが完了する度に、ＤＭＡコントローラ１３Ｃを介して、ＶＲＡＭ１５における書き込み開始位置を改行するので、画像データをＲＯＭ１１から読み込んでＶＲＡＭ１５に書き込むのにＤＭＡコントローラ１３Ａ、１３Ｂを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のＣＰＵ１０の負荷を軽減することができる。
[0067]
ＣＰＵ１０が、描画装置（リモートコントローラ）１００だけでなく、空気調和装置全体を統括制御するものであったり、複数の空気調和装置に跨る協調動作を制御するものである場合には、ＣＰＵ１０の負荷を軽減することにより、それらの制御が円滑に行われるようになる。
[0068]
実施の形態２．
次に、この発明の実施の形態２について説明する。
[0069]
図９には、この実施の形態に係る描画装置１００の構成が示されている。図９に示すように、この実施の形態に係る描画装置１００では、ＤＭＡコントローラ１３Ｃが設けられていない点が、上記実施の形態１に係る描画装置１００と異なっている。
[0070]
図１０には、この実施の形態に係るコンパニオンチップ３の構成が示されている。図１０に示すように、この実施の形態では、コンパニオンチップ３にレジスタデータメモリ３２が設けられていない点が、上記実施の形態１と異なっている。
[0071]
この実施の形態では、コンパニオンチップ３の制御部３１が、１行分のデータ列が書き込まれる度に、１行分の書き込みの完了通知の信号をＣＰＵ１０に送信する。ＣＰＵ１０は、１行分の書き込みの完了通知の信号を受信する度に、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスレジスタ２１へ設定するアドレスを、次の行で最初の書き込み開始アドレスと同列のアドレスに更新する。
[0072]
次に、この実施の形態に係る描画装置１００の動作について、図１１のシーケンス図を参照して説明する。
[0073]
図１１には、ＣＰＵ１０が、ある文字を表示部２の表示画面の所定の位置に表示させる場合の処理シーケンスが示されている。ここでは、１６ビット×１６ビットの文字の画像データを表示部２の表示画面に表示させる場合について説明する。
[0074]
まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ａのレジスタ設定を行う（ステップＳ１）。ＲＯＭ１１からコンパニオンチップ３のバッファ３０へのＤＭＡ転送が可能な状態となる。
[0075]
続いて、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｂのレジスタ設定を行う（ステップＳ４）。これにより、バッファ３０から、ＶＲＡＭ１５へのＤＭＡ転送が可能となる。
[0076]
続いて、ＣＰＵ１０は、コンパニオンチップ３の制御部３１に、表示する画像データの縦横のバイト数を含む描画命令を送信する（ステップＳ３）。
[0077]
続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ１３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ１４）。これにより、ＲＯＭ１１の画像データの先頭アドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスに転送される（ステップＳ１６）。
[0078]
続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ１７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の書き込み開始アドレスの次のアドレス（書き込み開始アドレスの右横の位置）に転送される（ステップＳ１８）。
[0079]
これらステップＳ１３乃至Ｓ１８の処理が１行目の書き込み処理である。
[0080]
制御部３１は、この時点で、１行目の書き込みが終了したことを検出し、１行分のデータの書き込み完了通知の信号をＣＰＵ２０に出力する（ステップＳ４０）。
[0081]
これを受けて、ＣＰＵ２０は、ＤＭＡコントローラ１３Ｂの書き込み開始アドレスを次の行に更新する（ステップＳ４１）。ＣＰＵ２０は、転送開始通知を、制御部３１に通知する（ステップＳ４２）。
[0082]
続いて、制御部３１は、ＤＭＡコントローラ１３ＡにＤＭＡ転送開始の制御信号を出力し（ステップＳ２３）、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する（ステップＳ２４）。これにより、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２５）、バッファ３０に転送されたデータが、ＶＲＡＭ１５の次の行の書き込み開始アドレスに転送される（ステップＳ２６）。
[0083]
続いて、ＲＯＭ１１の画像データの次のアドレスの１バイト分のデータが、コンパニオンチップ３のバッファ３０に転送され（ステップＳ２７）、バッファ３０に転送されたデータが、ＶＲＡＭ１５のその次のアドレスに転送される（ステップＳ２８）。
[0084]
これらステップＳ４０乃至Ｓ４２、Ｓ２３乃至Ｓ２８の処理が２行目の書き込み処理である。
[0085]
以降、２行目の書き込み処理と同様にして、３行目乃至１６行目の書き込み処理が行われる。
[0086]
１６行目の書き込みが完了すると、制御部３１は、ＣＰＵ１０に完了通知の信号を出力する（ステップＳ３０）。これにより、文字の画像データがＶＲＡＭ１５に書き込まれ、表示部２の表示画面に、その画像データに基づく文字が表示される。
[0087]
以上詳細に説明したように、この実施の形態においても、コンパニオンチップ３により、ＶＲＡＭ１５への各行のデータ列の書き込みが完了する度に、ＣＰＵ１０が、ＶＲＡＭ１５における書き込み開始位置を改行する。これにより、画像データをＲＯＭ１１から読み込んでＶＲＡＭ１５に書き込むのにＤＭＡコントローラ１３Ａ、１３Ｂを用いることができる。この結果、フルドット液晶の表示画面に画像を表示する際のＣＰＵ１０の負荷を軽減することができる。
[0088]
この実施の形態では、ＤＭＡコントローラ１３Ｃやレジスタデータメモリ３２を設ける必要がないので、マイクロコンピュータ１やコンパニオンチップ３の部品点数を少なくすることができる。
[0089]
なお、上記各実施の形態では、ＤＭＡ転送に先立って、ＣＰＵ１０からコンパニオンチップ３の制御部３１へ、画像データの縦、横のバイト数の情報が送信された。しかしながら、他の方法により、制御部２１へ画像データの縦、横のバイト数の情報が送信されるようにしてもよい。
[0090]
例えば、図１２に示すように、ＲＯＭ１１に記憶される個々の画像データには、ヘッダ情報４０が付加されるようにしてもよい。ヘッダ情報４０には、その画像データの縦のバイト数（例えば２バイト）、横のバイト数（例えば２バイト）などの情報が記載されている。
[0091]
コンパニオンチップ３の制御部３１は、ＲＯＭ１１からＤＭＡ転送された上位２バイトをヘッダ情報として読み取り、読み取ったヘッダ情報に基づいて、表示する画像データの各行のデータ列のバイト長（横のバイト長）と、行数（縦のビット長）とを求める。
[0092]
コンパニオンチップ３の制御部３１は、求められた横のバイト長に基づいて、レジスタデータメモリ３２の転送回数を設定する。そして、ＤＭＡコントローラ１３ＣのＤＭＡ転送によりＤＭＡコントローラ１３Ｂの転送回数レジスタ２３にこの転送回数が設定される。
[0093]
コンパニオンチップ３の制御部３１は、３バイト目のデータがＲＯＭ１１からＤＭＡ転送されてきた時点で、ＤＭＡコントローラ１３ＢにＤＭＡ転送開始の制御信号を出力する。これにより、３バイト目以降のデータが、ＶＲＡＭ１５にＤＭＡ転送されるようにすることができる。
[0094]
なお、行数（縦のビット長）は、画像全ての書き込み完了の判定に用いられる。
[0095]
実施の形態３．
次に、この発明の実施の形態３について説明する。
[0096]
図１３には、この実施の形態に係る描画装置１００の構成が示されている。図１３に示すように、この実施の形態に係る描画装置１００は、３つのＤＭＡコントローラ１３Ａ乃至１３Ｃの代わりに、１つのＤＭＡコントローラ１３Ｄが設けられている点が、上記実施の形態１に係る描画装置１００と異なる。また、コンパニオンチップ３が外部Ｉ／Ｆ１４に接続されていない点も、上記実施の形態１に係る描画装置１００と異なる。
[0097]
ＤＭＡコントローラ１３Ｄには、読み出し開始アドレスレジスタ２１、書き込み開始アドレスレジスタ２２、転送回数レジスタ２３に加え、繰り返しオフセットレジスタ２４及び繰り返しカウンタレジスタ２５が設けられている。
[0098]
繰り返しオフセットレジスタ２４には、画像データの１行のデータ列の右端のアドレスと、改行後の書き込み開始アドレスとのオフセットが設定される。図１４に示すように、画像データ４を書き込む場合には、ｏｆｆｓｅｔ１とｏｆｆｓｅｔ２との和がこのオフセットになる。
[0099]
繰り返しカウンタレジスタ２５には、画像データの行数（縦のビット数）が設定される。
[0100]
まず、ＣＰＵ１０は、ＤＭＡコントローラ１３Ｄの読み出し開始アドレスレジスタ２１にＲＯＭ１１の画像データの先頭アドレスを設定し、書き込み開始アドレスレジスタ２２に、ＶＲＡＭ１５の画像データの書き込み先頭アドレスを設定し、転送回数レジスタ２３に画像データの１行分のデータ列のバイト長（１行分のデータ列を転送するのに必要な転送回数）を設定し、さらに、繰り返しオフセットレジスタ２４をオフセット（図１４参照）に設定し、繰り返しカウンタレジスタ２５に行数（画像データの縦のビット数）を設定する。
[0101]
そして、ＣＰＵ１０は、ＤＭＡコントローラ１３ＤにＤＭＡ転送開始の制御信号を出力する。すると、ＤＭＡコントローラ１３Ｄは、ＲＯＭ１１からＶＲＡＭ１５へのＤＭＡ転送を開始する。
[0102]
このＤＭＡ転送は、ＲＯＭ１１上の画像データの先頭アドレスと、ＶＲＡＭ１５の書き込みアドレスとを開始位置として開始される。
[0103]
画像データの１行分のデータが書き込まれると、ＶＲＡＭ１５の書き込みアドレスレジスタに繰り返しオフセットレジスタ２４に設定されたオフセットが加算されたアドレスが、書き込み開始アドレスレジスタ２１に設定されることにより、ＶＲＡＭ１５への書き込みアドレスが、次の行の書き込み開始アドレスと同列のアドレスに更新される（図１４参照）。そして、更新された書き込み開始アドレスから、データの書き込みが再開される。
[0104]
このような処理を繰り返すことにより、画像データの各行のデータ列が、ＶＲＡＭ１５に書き込まれていく。繰り返し数が、繰り返しカウンタレジスタ２５に設定された数に到達し、画像データの最後の１行分のデータが書き込まれると、画像データの書き込みが完了したとして、ＤＭＡ転送が終了する。
[0105]
以上詳細に説明したように、この実施の形態によれば、コンパニオンチップ３を設けなくても、ＲＯＭ１１に記憶された画像データを、ＶＲＡＭ１５にＤＭＡ転送することにより、表示部２にその画像を表示させることができる。
[0106]
なお、上記各実施の形態では、画像データの単位を画像１文字としたが、本発明はこれには限られない。例えば、図１５（Ａ）に示されるように、連続して横方向に並ぶ複数の文字の画像データであっても、ＶＲＡＭ１５への書き込みは十分可能である。ここで、最上行１バイトずつのデータを左側からデータＤ１、Ｄ２、Ｄ３、Ｄ４とする。
[0107]
この場合、図１５（Ｂ）に示すように、ＲＯＭ１１には、先頭アドレスから、データＤ１、Ｄ２、Ｄ３、Ｄ４という順で、記憶されるようになる。
[0108]
また、バッファ３０への転送元をＲＯＭ１１とはせず、ＲＡＭ１２とするようにしてもよい。この場合、連続して横方向に並ぶ２つの文字の画像データを表示する場合には、ＣＰＵ１０は、ＤＭＡ転送に先立って、ＲＯＭ１１から２つの文字の画像データを入力する。そして、ＣＰＵ１０は、それぞれの画像データを、図１６に示すように、２文字分の１つの画像データに変換してＲＡＭ１２に格納する。この場合、コンパニオンチップ３のバッファ３０への転送元は、ＲＡＭ１２となる。
[0109]
なお、上記各実施の形態に係る描画装置１００は、空気調和装置のリモートコントローラであったが、照明装置や他の電気機器のリモートコントローラであってもよい。
[0110]
この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
[0111]
本出願は、２０１０年１１月１日に出願された、日本国特許出願２０１０−２４５７４３号に基づく。本明細書中に日本国特許出願２０１０−２４５７４３号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
Industrial Applicability
[0112]
本発明は、空気調和装置や照明装置などの電気機器のリモートコントローラに好適である。
Reference Signs List
[0113]
１ マイクロコンピュータ
２ 表示部
３ コンパニオンチップ
４ 画像データ
１０ ＣＰＵ
１１ ＲＯＭ
１２ ＲＡＭ
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ ＤＭＡコントローラ
１４ 外部インターフェイス（Ｉ／Ｆ）
１５ ＶＲＡＭ
１６ 操作入力インターフェイス（Ｉ／Ｆ）
１７ バス
２０ 制御部
２１ 読み出し開始アドレスレジスタ
２２ 書き込み開始アドレスレジスタ
２３ 転送回数レジスタ
２４ 繰り返しオフセットレジスタ
２５ 繰り返しカウンタレジスタ
３０ バッファ
３１ 制御部
３２ レジスタデータメモリ（ＲＤＭ）
４０ ヘッダ情報
１００ 描画装置
Ｐ 位置
Claims
[1]
各行のデータ列が順番に連結されて記憶媒体に記憶された画像情報を読み出して、２次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画装置であって、
プロセッサとは独立して、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく読み出し部と、
前記プロセッサとは独立して、前記読み出し部によって読み出されたデータを、前記画像表示用メモリにおける書き込み開始位置から前記所定の単位で横方向に順次書き込んでいく書き込み部と、
前記書き込み部による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新部と、
を備え、
前記プロセッサと、前記記憶媒体と、前記画像表示用メモリと、前記読み出し部と、前記書き込み部とが、マイクロコンピュータに実装され、
前記記憶媒体と前記画像表示用メモリとの間でデータの入出力が可能なバッファを有するデータ中継部が前記マイクロコンピュータの外部にさらに設けられ、
前記読み出し部は、
前記記憶媒体における前記読み出し開始位置と、前記画像情報全体の転送に必要な転送回数と、前記バッファにおける書き込み位置とがレジスタに設定される第１のＤＭＡコントローラであり、
前記書き込み部は、
前記バッファにおける読み込み位置と、前記画像情報の各行のデータ列の転送に必要な転送回数と、前記画像表示用メモリの前記書き込み開始位置とがレジスタに設定される第２のＤＭＡコントローラである、
描画装置。
[2]
前記データ中継部が保持するデータを、前記第２のＤＭＡコントローラのレジスタに転送する第３のＤＭＡコントローラをさらに備え、
前記データ中継部は、
前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達する度に、前記第３のＤＭＡコントローラを用いて、前記第２のＤＭＡコントローラにおける前記書き込み開始位置を、次の行の同じ列の位置に更新させる、
請求項１に記載の描画装置。
[3]
前記データ中継部は、
前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達する度に、前記プロセッサに完了信号を出力し、
前記書き込み位置更新部としての前記プロセッサは、
前記完了信号を入力したときに、前記第２のＤＭＡコントローラにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する、
請求項１に記載の描画装置。
[4]
前記記憶媒体には、前記画像情報のヘッダ部分に、前記画像情報の各行のデータ列の長さに関する情報が記憶されており、
前記データ中継部は、前記バッファに書き込まれた前記画像情報のヘッダ部分から各行のデータ列の長さに関する情報を抽出し、
抽出された情報を用いて、前記バッファへのデータの転送回数が、前記画像情報の各行のデータ列の転送に必要な転送回数に達したことを検出する、
請求項２又は３に記載の描画装置。
[5]
前記記憶媒体は、
横書きの連続文字を構成する画像を前記画像情報として記憶する、
請求項１乃至４のいずれか一項に記載の描画装置。
[6]
他の記憶媒体に記憶された複数の文字各々の前記画像情報を読み込んで、横書きの連続文字を構成する画像を前記画像情報として前記記憶媒体に記憶する変換部をさらに備える、
請求項１乃至４のいずれか一項に記載の描画装置。
[7]
マイクロコンピュータに実装された記憶媒体から、各行のデータ列が順番に連結されて記憶された画像情報を読み出して、前記マイクロコンピュータに実装された２次元の画像表示用メモリの所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画方法であって、
前記マイクロコンピュータに実装されたプロセッサとは独立して動作し、前記記憶媒体における読み出し開始位置と、前記画像情報全体の転送に必要な転送回数と、前記マイクロコンピュータの外部に設けられたデータ中継部が有し前記記憶媒体と前記画像表示用メモリとの間でデータの入出力が可能なバッファにおける書き込み位置とがレジスタに設定される第１のＤＭＡコントローラを用いて、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出して、前記データ中継部のバッファに転送する読み出し工程と、
前記プロセッサとは独立して動作し、前記バッファにおける読み込み位置と、前記画像情報の各行のデータ列の転送に必要な転送回数と、前記画像表示用メモリの前記書き込み開始位置とがレジスタに設定される第２のＤＭＡコントローラを用いて、前記読み出し工程において読み出され前記データ中継部のバッファに格納されたデータを、前記画像表示用メモリにおける書き込み開始位置から前記所定の単位で横方向に順次書き込んでいく書き込み工程と、
前記書き込み工程における前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新工程と、
を含む描画方法。
[8]
マイクロコンピュータに実装された記憶媒体から、各行のデータ列が順番に連結されて記憶された画像情報を読み出して、前記マイクロコンピュータの外部に設けられ前記記憶媒体と前記マイクロコンピュータに実装された画像表示用メモリとの間でデータの入出力が可能なバッファを有するデータ中継部を介して、前記画像表示用メモリの２次元の所定の領域に書き込むことにより、前記画像情報に基づく画像を表示する描画装置を制御するコンピュータを、
前記マイクロコンピュータのプロセッサとは独立して、前記記憶媒体に記憶された前記画像情報を、その先頭の読み出し開始位置から所定の単位で順次読み出していく読み出し手段、
前記プロセッサとは独立して、前記読み出し手段によって読み出されたデータを、前記画像表示用メモリにおける書き込み開始位置から前記所定の単位で横方向に順次書き込んでいく書き込み手段、
前記書き込み手段による前記各行のデータ列の書き込みが完了する度に、前記画像表示用メモリにおける前記書き込み開始位置を、次の行の同じ列の位置に更新する書き込み位置更新手段、
として機能させ、
前記読み出し手段は、
前記記憶媒体における前記読み出し開始位置と、前記画像情報全体の転送に必要な転送回数と、前記バッファにおける書き込み位置とがレジスタに設定される第１のＤＭＡコントローラを用いて読み出しを行い、
前記書き込み手段は、
前記バッファにおける読み込み位置と、前記画像情報の各行のデータ列の転送に必要な転送回数と、前記画像表示用メモリの前記書き込み開始位置とがレジスタに設定される第２のＤＭＡコントローラを用いて書き込みを行う、
プログラム。
Drawings