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1. (CN101208802) Bipolar transistor and method for manufacturing same
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双极晶体管及其制造方法


技术领域
本发明涉及一种具有基板和包含一个双极晶体管的半导体主体的半导体器件,该双极晶体管有第一导电类型的发射极区域、与第一导电类型相反的第二导电类型的基极区以及所述第一导电类型的集电极区,发射极区域包含一个提供了一个隔离层的台面形发射极连接区域,以及邻近该隔离层的包含多晶硅的导电区域的基极连接区。这样的晶体管非常适于形成RF(射频)电路。本发明还涉及制造这样器件的方法。
背景技术
从美国专利US-B-6,440,810中可以知道这样的器件和方法。所述文献描述了一种有双极晶体管的半导体器件,该双极晶体管包含有台面形发射极连接区域的发射极区域,在其周围形成一个隔离层,基极连接区域包括位于邻近隔离层的一个多晶硅的导电区域。通过在包含多晶硅导电层的层结构上开口,在开口的壁上和开口的底部的邻近部分提供隔离层,并在那里形成一个同样的多晶硅发射极连接区域,来形成晶体管的发射极。半导体主体是一个与其中包含的掺杂物相反的导电类型,通过所述的掺杂物原子的向外扩散,在半导体主体的底部形成一个实际的发射极区域。为了防止位于在多晶硅层中的开口下面的半导体主体部分在所述的开口蚀刻过程中被影响到和/或者变得粗糙,在多晶硅层和半导体层的底部之间提供一个氧化层作为蚀刻停止层。当蚀刻到氧化层时,可以停止多晶硅层的蚀刻,在开口内的氧化层可以很容易地和有选择性地被再次去除。在发射极连接区外面,通过适合的热处理可以再次去除薄的氧化层,同时至少通过分解所述层来消除所述层不需要的电绝缘特性。
由于绝缘层必须非常的薄,不然就难以通过热处理的方法再次将其分解,因此,已知晶体管的一个缺点是它非常难以制造。分解一个厚氧化层所需要的热处理温度会导致晶体管的掺杂分布由于热扩散而移动。这和获得一个有良好RF特性的晶体管的目的相矛盾,因为这样的晶体管必须有很小的横向尺寸。这不但适用于晶体管自身,而且还适用于它的子区域,特别适用于它的掺杂分布。在局部提供一个厚的绝缘层,也就是大约在发射极连接区域的位置形成一个厚的绝缘层,在这个方面没有什么用处。如果这样,由于在需要(局部)去除绝缘层的地方能够接触到绝缘层,因此将不再需要用以分解绝缘层的热处理,但是,在局部提供这样一个层就必须使用定位公差,其结果是诸如器件的基极和发射极(连接区域)之间的间隔之类的这些子区域的最小尺寸就会再次增加。后者与所针对的目的不一致。
发明内容
因此,本发明的目的是提供一个具有双极晶体管的半导体器件,该半导体器件不存在上述的问题并因此易于制造,但却拥有卓越的RF特性。
为了达到该目的,背景技术中提及的种类的半导体器件所拥有的特征是基极连接区域包含一个另外的导电区域,其位于基极区和多晶硅导电区域之间并由这样一种材料制成,多晶硅的导电区域相对于该材料是可选择性地蚀刻的。
本发明首先基于这样的理解:如果基极区连接区域包含所述导电区域之外另外的导电区域,相对于另外的导电区域,该导电区域是可以选择性地蚀刻的,因为这样的另外的导电区域在基极区连接区域的出现可能不是缺陷,甚至可能是一个重要的优点,所以不需要热处理。而且,本发明还基于这样的理解:在发射极连接区域的这样的区域结构和物质特性在形成发射连接区域和发射极区域方面也是有用的。在这个方面的另外一个因素是例如利用所述的隔离层可以很容易地防止发射极(连接区域)和基极(连接区域)之间的短路。在靠近开口的壁部和在与壁部连接的底部部分上提供隔离层之前,通过去除在硅层开口中的导电层,可以很容易地防止短路。
因此,一方面,可以很容易地制造按照本发明的器件,另一方面,可以很容易地实现卓越的RF特性。
在按照本发明半导体器件的一个优选实施例中,所述另外的导电区域的材料相对于基极区的材料是选择性地可蚀刻的。一方面,这允许使用相对厚的所述另外的导电区域,另一方面,可以很容易地防止在另外的半导体区域下面的半导体主体变粗糙。
在一个有利的实施例中,所述另外的导电区域包含一个金属氮化物、金属碳化物、金属硅化物或金属氧化物。在所述的材料范围内能够找到有理想特性的合适材料。例如,一种合适的材料是TaN,多晶硅相对于该材料可以很容易地有选择性地被蚀刻掉。例如,其他合适的材料是导电材料,这些导电材料还适于在诸如TiN、TaC和TiSi 2 之类的CMOS器件中作为所谓的金属门电极。按照本发明的器件的一个重要优点是它可以有一个比已知器件有更低接触电阻和/或更低串联电阻的基极连接区域。通过注意其他的导电层材料的操作功能可以部分地实现该优点。例如,适合于此目的的材料可以是PtSi和MoO x
当金属硅化物用作所述另外的导电区域时,通过对与邻近的硅区域作用形成金属硅化物的金属层进行沉积,从而很有利地形成金属硅化物。
优选地,台面形发射极连接区域有一个在绝缘区域上延伸的T形截面,该绝缘区域在导电区域上形成。由于这样的结构能够使用非常小的发射极区域,同时,在另一方面,发射极连接区域的受限(串联)电阻是可能的,所以这样的结构是非常有吸引力的。关于RF特性,这是有积极作用的。
在一个有利的变化中,基极区包含一个埋置在半导体主体中高掺杂子区域,从投影图上看,该子区域邻近发射极连接区域的上部的外侧。由于所述另外的导电区域(和导电区域)(充分地)延伸到台面型发射极连接区域的底部,因此,在注入的情况下,用有T形截面的台面型发射极连接区域作为掩模能够实现在基极区掺杂的另外的局部增加。毕竟,由于例如以金属硅化物形式存在的所述的另外的导电层在T形台面下延伸,所以不管注入区域与T形台面底部之间略微大的距离,基极区的连接电阻可以仍然相对较小。
优选地,除了双极晶体管之外,该器件包含场效应晶体管,通过层结构形成场效应晶体管的门电极,该层结构还用于形成多晶硅的所述导电区域和所述另外的导电区域。在这样的Bi(C)MOS结构/工艺中可以有利地实现RF电路。本质上,在按照本发明的器件中的基极区连接区域的结构说明它与(C)MOS工艺非常一致。当然,在这种情况下,Bi(C)MOS工艺中的应用相对容易。按照本发明的器件的另一个优点是它可以有相对厚的基极连接区域,在该区域中,(较薄的)金属层或金属性层被相对厚的多晶硅层覆盖。这样,金属层被保护得相当好,从而,器件的其他部件或部分不容易被形成金属层部分的金属原子污染。
按照本发明的一种制造半导体器件的方法,该半导体器件具有基板和包含双极晶体管的半导体主体,该双极晶体管有第一导电类型的发射极区域,与第一导电类型相反的第二导电类型的基极区以及所述第一导电类型的集电极区,用台面型发射极连接区域形成该发射极区域,通过隔离层将该台面型发射极连接区域与由多晶硅导电区域构成的基极连接区域隔开,该方法的特征是基极区连接区域是用另外的导电区域形成的,该另外的导电区域是在基极区和多晶硅导电区域之间形成的并为其选择一种材料,多晶硅导电区域相对于该材料是选择性地可蚀刻的。这样,可以以简单的方式获得按照本发明的器件。
优选地,为所述另外的导电区域选择了相对于基极区的材料是选择性地可蚀刻的材料。
在一个有利的实施例中,在半导体主体的表面形成基极区,把多晶硅导电层沉积在形成于半导体主体表面上的另外的导电层上,之后,用针对所述另外的导电层所选择的蚀刻剂在所述的导电层上蚀刻出开口。在导电层中形成开口后,用针对基极区所选择的蚀刻剂优选地蚀刻掉那里的所述另外的导电层。
更进一步的变化的特征是,在靠开口的壁部和在开口底部与壁部连接的部分上形成隔离层之后,在所述的开口中形成多晶硅的发射极连接区域。在这种情况下,优选地通过发射极连接区域的合适原子向外扩散到下面的基极区的更低掺杂部分,形成实际的发射极区域。然而,还可以经由开口的底部形成发射极区域,例如,通过气相掺杂的方法,从而只形成发射极区域。
优选地,发射极连接区域以T形截面被形成并被布置成在开口的旁边沿着导电区域顶部上的绝缘区域上面延伸。这样配置的发射极连接区域可以用作用于通过离子注入形成基极区更高掺杂的子区域的掩模。
附图说明
将参照实施例和附图更详细地解释本发明,其中:
图1-6是垂直于按照本发明器件厚度方向的示意性剖面图,示出了关于利用按照本发明的方法的连续制造阶段。
这些图不是按照比例绘制的,为了能够清楚地表达,有些尺寸被放大了。尽可能地用同一数字表示同样的区域或部分。
具体实施方式
图1-6是垂直于按照本发明器件厚度方向的示意性剖面图,示出了关于利用按照本发明方法的连续制造阶段。至少充分完全的本例的器件10(见图6)包含一个半导体主体11,在该例中,该半导体主体具有在其上提供的一个N型硅基板12和一个半导体层结构以及一个双极晶体管。(在本例中)分离的晶体管有一个N型发射极区域
1、一个P型基极区2以及一个N型集电极区3,其分别被提供了第一、第二和第三连接导体100、200、300。基极区2包含一个锗含量为20at.%的锗硅混合晶体,在该例中,掺杂浓度范围为1×1018at/cm3(原子/cm3)至5×1019at/cm3。层状区域21、22位于基极区的两侧,作为过渡层并具有较低的掺杂浓度,例如,在1×1017at/cm3至1×1018at/cm3的范围内。通过向外扩散和过掺杂在过渡层22上形成发射极区域1。在本例中,集电极3和发射极1包含硅。而且,集电极3可能是(与本例不同)由所谓漂移区的低掺杂部分和位于邻近基板的位置的高掺杂部分组成。在本例中的发射极区域1和基极区2的连接导体100、200包含一种硅化物,例如硅化镍或硅化钴,而在本例中的集电极区3的连接导体300包含铝。在本例中发射极连接区域1A包含一个多晶硅区域,并利用隔离层4与基极连接区域2A(电)隔离。
按照本发明,基极连接区域2A由多晶硅导电区域2AA以及除此之外的一个其他的在下面的导电区域组成,在本例中,该另外一个区域为氮化钽,相对于该区域,多晶硅区域2AA可以被选择性地蚀刻。在本例中,发射极连接区域1A是T形的(见剖面图),其T形臂在位于多晶硅区域2AA上的绝缘区域5上延伸。由于所述的导电区域2AA和所述的其他的导电区域2AB延伸至隔离层,因此基极2经过基极连接区域2A的电连接的接触电阻和串联电阻相对较低。T形台面1A的功能是作为掩模以形成更高掺杂的子区域2C,其通过离子注入的方法在基极区2上形成。由于上文已讨论过的原因,并不反对所述区域2C与T形台面隔开。
本例的器件10的横向尺寸是1μm×10μm。发射极区域1的掺杂浓度大约是1020at/cm3,厚度大约是10nm。由于有邻近的过渡层21、22,基极区2的厚度大约是20nm。由如下方法例如按照本发明的方法来制造本例的器件10。
起始点(见图1)是一个N型硅基板12,在本例中所谓的STI(=Shallow Trench Isolation,浅槽隔离)区域16、17在其上形成。为了简化起见,基板12下面的部分没有在附图中表示出来。通过外延附生的方式,首先在基板12上沉积P型层21、2、22,中间层由SiGe组成,外面两层由Si组成。像上文指出的那样选择掺杂浓度和厚度。随后,提供另外一个层结构,例如,在另一个沉积器件中,该结构接连地包含氮化钽导电层2AB、高掺杂多晶硅层2AA和二氧化硅绝缘层5。优选地,溅射法或MOCVD(=Metal Organic ChemicalVapor Deposition,金属有机化学气相沉积法)被用作沉积方法,例如,在本例中用以沉积导电层2AB,而通过CVD(=Chemical VaporDeposition,化学气相沉积法)形成多晶硅层2AA和绝缘层,所述层的厚度分别为10nm、100nm和50nm。
随后(见图2),利用光刻掩膜M在绝缘层5和多晶硅层2AA中蚀刻出一个开口6。例如,这可以利用干法蚀刻过程来完成。在所述过程中,氮化钽层2AB作为蚀刻停止层。
此后(见图3),通过另外的蚀刻过程,例如干法或湿法化学蚀刻过程,相对于硅层22选择性地蚀刻掉氮化钽层2AB。
在去除掩模M(见图4)后,在开口6中形成隔离层4,在本例中,隔离层由10nm的二氧化硅薄层41和50nm-100nm的氮化硅薄层42两个薄层组成。这两层被均匀的涂抹,随后,通过各向异性蚀刻过程去除其中的平坦部分。
此后(见图5),用N型多晶硅层1A填充开口6。通过CVD过程形成所述层。对最终形成的结构进行热处理,通过由于过渡层22内的发射极连接区域1A内的N型杂质的向外扩散产生的局部过掺杂来形成发射极区域1。
从而(见图6),在保持T形截面的同时,利用光刻和蚀刻技术形成发射极连接区域1A的图案。T形的底部宽度大约是200nm,以及T形的顶部宽度大约是500nm。此后,用T形连接区域1A作为掩模,利用P型离子注入法形成基极区的高掺杂区域2C。注意到,实际上在该阶段,与图中所示相反的是,光阻掩模仍然会出现在T形台面上,在该情况下,所述的离子注入将发生在图5和图6所示的制造阶段之间。一方面,光阻掩模保护发射极连接区域1A不会受到离子注入,另一方面,可以在去除所述掩模之后的步骤中形成金属硅化物层100、200。
最后,通过沉积镍或钴金属层来形成连接导体100、200,通过硅化处理将该金属层转化为硅化镍或硅化钴100、200。在该例子中,基板12的背面与铝相接触,从而形成集电极区3的连接导体300。集电极区3还可以通过一个连接区域和一个连接导体与半导体主体11的上表面相接触。在执行诸如锯切或蚀刻方法之类的分离方法之后,就可以获得按照本发明的单个器件10。
在不脱离本发明领域的情况下,本领域技术人员可以实现多种变化和修改,因此,本发明并不局限于这里讨论的实施例。因此,除了适用于分离的半导体器件之外,本发明还非常适用于诸如(BI)COMS(=(Bipolar)Complementary Metal Oxide Semiconductor,双极互补金属氧化物半导体)IC(=Integrated Circuit,集成电路)之类的集成半导体器件。实际上,本例中描述的晶体管的结构和制造方法非常适用于IC。
此外,应当注意到,除了STI隔离区域,还可以利用通过LOCOS(=Local Oxidation Of Silicon,硅局部氧化)技术获得的其他隔离区域。
关于按照本发明的方法还可以实现很多变化和修改。
本发明不但非常适用于离散的晶体管,还非常适用于IC,更适用于所谓的Bi(C)MOS IC。本发明还非常适用于包含系统硅作为材料的器件。