Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020138625 - THIN FILM PACKAGE AND METHOD FOR FORMING SAME

Document

명세서

발명의 명칭

기술분야

1  

배경기술

2   3   4   5   6   7   8   9   10  

발명의 상세한 설명

기술적 과제

11  

과제 해결 수단

12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36  

발명의 효과

37   38  

도면의 간단한 설명

39   40   41   42   43   44   45   46   47  

발명의 실시를 위한 형태

48   49   50   51   52   53   54   55   56   57   58   59   60   61   62   63   64   65   66   67   68   69   70   71   72   73   74   75   76   77   78   79   80   81   82   83   84   85   86   87  

청구범위

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25  

도면

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16  

명세서

발명의 명칭 : 박막 패키지 및 그의 형성방법

기술분야

[1]
본 발명은, 반도체 기판 상에서 미세전자기계 시스템 (microelectromechanical systems; MEMS) 주변에 중공(中空)을 부여하면서 외부로부터 미세전자기계 시스템을 보호하는 캡핑 막을 포함하는 박막 패키지 및 그의 형성방법에 관한 것이다.

배경기술

[2]
일반적으로, 미세 전자기계 시스템(MEMS, micro-electro mechanical system)은, 작은 의미로는 마이크로미터 크기의 초소형 기계를 만드는 분야를 의미하며, 좀 더 넓은 의미로는 마이크로 크기의 작은 구조체로 이루어진 시스템을 의미하기도 한다.
[3]
따라서, 최근에, 상기 미세 전자기계 시스템은, 박막 패키지에 구비되어 스마트 폰 및 게임기에 사용되는 모션 센서, 손 떨림을 방지하는 디지털 카메라의 자이로 센서, 자동차 타이어 공기 압력을 감지해 내는 타이어 압력 센서, 빔 프로젝터의 미소 거울 등으로 다양하게 구현되고 있다.
[4]
상기 박막 패키지는, 반도체 기판 상에 미세전자기계 시스템의 기계적 파트(mecahnical part; 위에서 열거한 센서)를 안착시키고 기계적 파트의 기능을 향상시키기 위해 기계적 파트를 둘러싸는 중공을 갖는다. 상기 중공은 미세전자기계 시스템의 종류에 따라 밀봉되거나 밀봉되지 않을 수 있다.
[5]
여기서, 상기 중공은 반도체 기판 상에서 미세전자기계 시스템을 캡핑 막으로 덮고 반도체 기판과 캡핑 막에 의해 미세전자기계 시스템을 감싸서 캡핑 막 아래에 위치된다. 상기 캡핑 막은 미세전자기계 시스템의 기계적 파트를 외부 환경(예를 들면, 가스, 온도, 습도, 미세 먼지 및 충격 등등)으로부터 보호해주기 위해 요구된다.
[6]
그러나, 상기 캡핑 막은 반도체 제조 공정 동안 또는 반도체 제조 공정 후 충격을 받아 균열 또는 크랙을 가질 수 있다. 상기 캡핑 막의 균열 또는 크랙은 반도체 제조 공정 동안 또는 미세전자기계 시스템의 이용 수명 동안 미세전자기계 시스템에 외부 환경을 간헐적으로 또는 지속적으로 접촉시켜 미세전자기계 시스템의 기계적 특성을 저하시킨다. 한편, 상기 미세전자기계 시스템이 일본 특허공개공보 특개2010-56745에서 발명의 명칭인 "정전 용량형 진동센서"에 종래 기술로써 개시되었다.
[7]
상기 정전 용량형 진동센서는 관통구멍을 한정하는 실리콘 기판 상에서 관통구멍을 덮는 진동 전극판과, 진동 전극판을 둘러싸는 백플레이트와 고정전극을 갖는다. 여기서, 상기 백플레이트는 실리콘 기판 상에서 진동 전극판을 둘러싸는 중공을 부여하면서 다수의 음향 구멍을 통해 진동 전극판을 외부에 노출시키고 진동 전극판 측부에 경사진 측벽을 갖는다.
[8]
상기 중공은 백플레이트 아래에 위치되었던 실리콘 옥사이드로 이루어진 희생층을 실리콘 기판의 관통 구멍과 다수의 음향 구멍을 통해 식각하여 형성된다. 따라서, 상기 백플레이트 아래에 중공의 형성은 희생층의 형성과 제거, 그리고 백플레이트에서 음향 구멍의 형성, 그리고 실리콘 기판에서 관통 구멍의 형성과 관련되는 다수의 반도체 제조 공정을 필요로 한다.
[9]
또한, 상기 백플레이트의 경사진 측벽은, 진동 전극판의 진동 동안, 진동 전극판으로부터 진동을 지속적으로 받지만 실리콘 기판과 고정전극 사이에 진동을 흡수하는 완충부를 갖지 않아 실리콘 기판으로부터 경사지게 처음으로 솟아오르는 굴곡부에 진동을 모두 흡수한다.
[10]
상기 진동 전극판의 진동은 백플레이트의 굴곡부에 균열 또는 크랙을 발생시키면서 백플레이트의 초기 형상을 점진적으로 무너뜨려 백플레이트를 따라 고전 전극과 진동 전극판 사이의 간격을 일정하게 유지하지 못해 정전 용량형 진동센서의 전기적 특성을 열화시킨다.

발명의 상세한 설명

기술적 과제

[11]
본 발명은, 종래의 문제점을 해결하기 위해 안출된 것으로, 캡핑막 아래에서 미세전자기계 시스템을 덮는 희생층의 제거와 관련된 반도체 제조 공정 단계를 최소화시키고 캡핑막을 사용해서 충격을 적절하게 흡수하여 캡핑막에 균열 또는 크랙을 발생시키지 않는데 적합한 박막 패키지 및 그의 형성방법을 제공하는데 그 목적이 있다.

과제 해결 수단

[12]
본 발명에 따른 박막 패키지는, 미세전자기계 시스템을 포함하는 반도체 기판; 상기 반도체 기판 상에 위치되어 굴곡 형상을 가지면서 상기 미세전자기계 시스템을 둘러싸고 상기 미세전자기계 시스템 주변에 중공을 한정하는 캡핑 막; 및 상기 캡핑 막 상에서 상기 캡핑 막을 덮는 보호 막을 포함하고, 상기 캡핑 막은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리 주변마다 절개(切開)되는 것을 특징으로 한다.
[13]
상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함할 수 있다.
[14]
상기 반도체 기판은 내부에(in bulk) 또는 표면 상에(on surface) 상기 미세전자기계 시스템을 포함할 수 있다.
[15]
상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함할 수 있다.
[16]
상기 미세전자기계 시스템은 상기 반도체 기판의 내부에 또는 표면 상에 적어도 하나로 배치될 수 있다.
[17]
상기 캡핑 막은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지거나, 실리콘나이트라이드 또는 실리콘옥사이드를 포함할 수 있다. 수분이 제거되기 전 코팅막은 에폭시 수지를 포함할 수 있다.
[18]
상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지고, 상기 미세전자기계 시스템 바로 위에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐질 수 있다.
[19]
상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 미세전자기계 시스템의 모서리들 사이의 영역에 대응해서 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지며, 상기 미세전자기계 시스템의 상기 모서리들에 대응해서 상기 굴곡 형상 중 하부 굴곡 형상에 절개 홀을 가지고, 상기 미세전자기계 시스템의 중앙 영역에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐질 수 있다.
[20]
상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 체적을 점진적으로 작게 한정할 수 있다.
[21]
상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 중앙 영역을 향해 점진적으로 가까이 위치될 수 있다.
[22]
상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고, 하부 굴곡 형상의 곡률과 상부 굴곡 형상의 곡률을 다르게 가질 수 있다.
[23]
상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두번 솟아오르고, 상기 캡핑 막에 외부 힘의 적용시, 하부 굴곡 형상과 상부 굴곡 형상 사이에 상기 하부 굴곡 형상과 상기 상부 굴곡 형상을 겹쳐주는 접이부(folding portion)를 가질 수 있다.
[24]
상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 상기 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고, 상기 미세전자기계 시스템의 상기 양 측부에서 상기 미세전자기계 시스템의 양 단부로부터 수평적으로 그리고 수직적으로 이격할 수 있다.
[25]
상기 박막 패키지는, 상기 보호 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하고, 상기 캡핑 막은 수분이 제거된 코팅 막에 금속 산화물로 이루어진 복수의 알갱이를 포함시켜 알갱이들 사이에 기공을 가지고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속할 수 있다.
[26]
상기 박막 패키지는, 상기 캡핑 막과 상기 보호 막 사이에 위치되는 커버 막; 상기 보호 막과 상기 커버 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하고, 상기 캡핑 막은 실리콘나이트라이드 또는 실리콘옥사이드를 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함하고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속할 수 있다.
[27]
상기 박막 패키지의 형성 방법은, 미세전자기계 시스템(MEMS)을 구비하는 반도체 기판을 준비하고, 상기 미세전자기계 시스템을 덮으며 상기 미세전자기계 시스템 주변에서 각진 계단을 이루는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에서 상기 각진 계단을 굴곡 형상으로 만들고, 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴을 덮는 캡핑 막을 형성하고, 상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키고, 상기 캡핑 막 상에 보호 막을 형성하는 것을 포함하고, 상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 주름지며 상기 미세전자기계 시스템 바로 위에서 편평하고, 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공을 갖거나 상기 미세전자기계 시스템의 모서리에 대응하여 절개되는 것을 특징으로 한다.
[28]
상기 반도체 기판을 준비하는 것은, 상기 반도체 기판의 내부에 또는 표면 상에 상기 미세전자기계 시스템을 형성하는 것을 포함하고, 상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함하고, 상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함할 수 있다.
[29]
상기 포토레지스트 패턴을 형성하는 것은, 상기 미세전자기계 시스템을 덮으면서 상기 미세전자기계 시스템 주변에서 상기 반도체 기판을 노출시키는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 위치되어 상기 제1 포토레지스트 패턴과 상기 반도체 기판을 노출시키는 제2 포토레지스트 패턴을 형성하는 것을 포함하고, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 상기 미세전자기계 시스템 주변에서 상기 각진 계단을 형성하는 것을 포함할 수 있다.
[30]
상기 포토레지스트 패턴에서 상기 각진 계단을 상기 굴곡 형상으로 만드는 것은, 반도체 히팅 장치에 상기 포토레지스트 패턴을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 히팅 장치를 사용하여 상기 반도체 기판 상에 직접적으로 열을 가해서 상기 반도체 기판을 통해 상기 각진 계단의 포토레지스트 패턴에 상기 열을 전달하고, 상기 열을 사용하여 상기 각진 계단의 포토레지스트 패턴에서 내부적으로 체적 흐름을 유도시키며 외부적으로 상기 각진 계단의 포토레지스트 패턴의 두께를 줄이면서 상기 반도체 기판 상에 점유 면적을 증가시키는 것을 포함하고, 상기 각진 계단의 포토레지스트 패턴은 상기 체적 흐름을 통해 계단 턱을 볼록하게 하여 굴곡 형상의 포토레지스트 패턴으로 변형될 수 있다.
[31]
상기 캡핑 막을 형성하는 것은, 반도체 스핀코팅 기술을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 코팅 막을 상온에서 컨포멀하게 형성하고, 상기 반도체 기판 상에 열을 가해서 상기 코팅 막으로부터 수분을 제거시키는 것을 포함하고, 상기 캡핑 막은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 상기 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 가질 수 있다. 상기 코팅 막은 에폭시 수지를 포함할 수 있다.
[32]
상기 캡핑 막을 형성하는 것은, 반도체 증착기술(evaporation)을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 상온에서 컨포멀하게 증착하고, 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 상기 미세전자기계 시스템의 모서리 주변마다 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀을 한정하는 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 랜딩 홀을 통해 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 상기 미세전자기계 시스템의 상기 모서리 주변마다 절개 홀을 형성하는 것을 포함하고, 상기 굴곡 형상의 포토레지스트 패턴은 상기 캡핑 막의 상기 절개 홀을 통해 상기 포토레지스트 막의 상기 분리 홀에 노출될 수 있다.
[33]
상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 캡핑 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 캡핑 막에서 복수의 기공에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 캡핑 막 아래에서 상기 산소 기체를 사용하여 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막 아래로부터 시작하여 상기 캡핑 막을 지나도록 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함할 수 있다.
[34]
상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 포토레지스트 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 포토레지스트 막의 표면에 그리고 상기 포토레지스트 막의 상기 분리 홀에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 산소 기체를 사용하여 상기 캡핑 막 상에서 상기 포토레지스트 막 그리고 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막의 상기 절개 홀을 통해 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 막과 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함할 수 있다.
[35]
상기 반도체 기판 상에서 상기 미세전자기계 시스템을 상기 캡핑 막으로 차폐시키는 때, 상기 캡핑 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 캡핑 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함할 수 있다.
[36]
상기 박막 패키지의 형성방법은, 상기 반도체 기판 상에서 상기 캡핑 막을 통해 상기 미세전자기계 시스템을 외부에 노출시키는 때, 상기 캡핑 막 상에 보호 막을 형성하기 전, 반도체 증착 기술을 사용하여 상기 캡핑 막 상에 커버 막을 형성하는 것을 더 포함하고, 상기 커버 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 커버 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함할 수 있다.

발명의 효과

[37]
본 발명은, 반도체 기판 상에 미세전자기계 시스템을 구비하고, 미세전자기계 시스템 주변에서 반도체 기판을 노출시키면서 미세전자기계 시스템을 덮는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴과 반도체 기판을 덮으면서 복수의 기공을 통해 산소 기체의 유입과 탄소 기체의 유출을 가능하게 하는 캡핑막을 형성하므로, 캡핑막 아래에서 포토레지스트 패턴의 제거시 캡핑막에 식각 단계의 적용없이 캡핑막에 산소 기체를 유입시키고 산소 기체를 통해 포토레지스트 패턴을 태우며 캡핑막 아래로부터 탄소 기체의 유출을 발생시켜 캡핑막 아래에서 미세전자기계 시스템을 덮는 희생층(예를 들면, 포토레지스트 패턴)의 제거와 관련된 반도체 제조 공정 단계를 최소화시킬 수 있다.
[38]
본 발명은, 반도체 기판 상에 미세전자기계 시스템을 구비하고, 미세전자기계 시스템을 덮으면서 미세전자기계 시스템의 측부에 적어도 두 번의 굴곡 형상으로 솟아오르는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴과 반도체 기판을 덮는 캡핑막을 형성하고, 캡핑막 아래에서 포토레지스트 패턴의 제거시, 미세전자기계 시스템의 측부에서 포토레지스트 패턴으로부터 캡핑막에 전사되는 굴곡 형상을 유지하면서 캡핑막의 복수의 기공을 사용하거나 미세전자기계 시스템의 모서리 주변에서 캡핑막에 형성되는 절개 홀을 사용하므로, 미세전자기계 시스템의 이용 수명 동안 캡핑막의 굴곡 형상을 사용해서 충격을 적절하게 흡수하여 캡핑 막에 균열 또는 크랙을 발생시키지 않는다.

도면의 간단한 설명

[39]
도 1은, 본 발명의 제1 실시예에 따른 박막 패키지를 보여주는 평면도이다.
[40]
도 2는, 도 1의 절단선 Ⅰ- Ⅰ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[41]
도 3은, 도 1의 절단선 Ⅱ - Ⅱ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[42]
도 4는, 본 발명의 제2 실시예에 따른 박막 패키지를 보여주는 평면도이다.
[43]
도 5는, 도 4의 절단선 Ⅲ - Ⅲ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[44]
도 6은, 도 4의 절단선 Ⅳ - Ⅳ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[45]
도 7은, 종래 기술의 캡핑막과 도 1의 캡핑막에서 외부 충격에 대한 스트레스를 비교해 보여주는 그래프이다.
[46]
도 8 내지 도 13은, 도 1의 박막 패키지의 형성방법을 설명해주는 단면도이다.
[47]
도 14 내지 16은, 도 4의 박막 패키지의 형성방법을 설명해주는 단면도이다.

발명의 실시를 위한 형태

[48]
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예(들)에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[49]
도 1은 본 발명의 제1 실시예에 따른 박막 패키지를 보여주는 평면도이고, 도 2는 도 1의 절단선 Ⅰ - Ⅰ' 를 따라 취해 박막 패키지를 보여주는 단면도이며, 도 3은, 도 1의 절단선 Ⅱ - Ⅱ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[50]
도 1 내지 도 3을 참조하면, 본 발명에 따르는 박막 패키지(144)는, 반도체 기판(10)과 캡핑막(74)과 보호막(110)을 포함한다. 상기 반도체 기판(10)은 미세전자기계 시스템(microelectromechanical systems; MEMS, 20)을 도 1과 같이 포함한다. 상기 반도체 기판(10)은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함한다. 상기 반도체 기판(10)은, 내부에(in bulk) 또는 표면 상에(on surface) 미세전자기계 시스템(20)을 포함한다.
[51]
상기 미세전자기계 시스템(MEMS, 20)은, 외부와 상호 작용을 하는 마이크로 센서를 도 1 또는 도 2와 같이 포함한다. 상기 미세전자기계 시스템(20)은, 반도체 기판(10)의 내부에 또는 표면 상에 적어도 하나로 배치된다. 상기 캡핑 막(74)은, 반도체 기판(10) 상에 위치되어 도 1 또는 도 3의 굴곡 형상(63, 69)을 가지면서 미세전자기계 시스템(20)을 둘러싸고 미세전자기계 시스템 주변에 중공(94)을 도 2 또는 도 3과 같이 한정한다.
[52]
상기 캡핑 막(74)은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공을 갖는다. 상기 캡핑 막(74)은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 갖는다. 수분이 제거되기 전 코팅막은 에폭시 수지를 포함한다.
[53]
상기 캡핑 막(74)은, 상기 미세전자기계 시스템(20) 주변에서 볼 때, 반도체 기판(10)의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 굴곡 형상(63, 69)을 도2 또는 도 3과 같이 가지고, 미세전자기계 시스템(20) 바로 위에서 볼 때, 미세전자기계 시스템(20) 상에서 굴곡 형상 대비 상대적으로 편평하게 도 2 또는 도 3과 같이 펼쳐진다.
[54]
상기 캡핑 막(74)의 굴곡 형상(63. 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막의 절단면을 볼 때, 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고, 미세전자기계 시스템(20) 주변에 위치되는 중공(94)의 체적을 점진적으로 작게 한정한다.
[55]
상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고, 미세전자기계 시스템(20) 주변에 위치되는 중공(94)의 중앙 영역을 향해 점진적으로 가까이 위치된다.
[56]
상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고, 하부 굴곡 형상(63)의 곡률과 상부 굴곡 형상(69)의 곡률을 다르게 갖는다.
[57]
상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두 번 솟아오르고, 캡핑 막(74)에 외부 힘의 적용시, 하부 굴곡 형상(63)과 상부 굴곡 형상(69) 사이에 하부 굴곡 형상(63)과 상부 굴곡 형상(69)을 겹쳐주는 접이부(folding portion, 66)를 갖는다.
[58]
상기 캡핑 막(74)의 굴곡 형상(63, 69)은, 도 3에서, 미세전자기계 시스템(20)의 모서리들 사이의 영역을 지나는 미세전자기계 시스템(20)과 캡핑 막(74)의 절단면을 볼 때, 캡핑 막(74)의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고, 미세전자기계 시스템(20)의 양 측부에서 미세전자기계 시스템(20)의 양 단부로부터 수평적으로 그리고 수직적으로 이격한다.
[59]
상기 보호막(110)은, 도 2 또는 도 3에서 볼 때, 캡핑 막(74) 상에서 캡핑 막(74)을 덮는다. 상기 보호 막(110)은, 감광성 폴리이미드를 포함한다. 한편, 상기 박막 패키지(144)는, 비아 플러그(120)와 솔더 범프(130)를 더 포함한다. 상기 비아 플러그(120)는, 보호 막(110)과 캡핑 막(74)을 순차적으로 지나서 반도체 기판(10)과 접촉한다. 상기 솔더 범프(130)는, 보호 막(110) 상에서 비아 플러그(120)와 접촉한다.
[60]
여기서, 상기 캡핑 막은 에폭시 수지에 위에서 열거시킨 금속 산화물을 포함시켜 형성된다. 상기 비아 플러그(120)와 솔더 범프(130)는 전도성 도체이며 캡핑 막(74)의 중공(94)으로부터 이격해서 위치된다. 상기 솔더 범프(130)는 비아 플러그(120)와 반도체 기판(10)을 통해 미세전자기계 시스템(20)과 전기적으로 접속한다.
[61]
도 4는 본 발명의 제2 실시예에 따른 박막 패키지를 보여주는 평면도이고, 도 5는 도 4의 절단선 Ⅲ - Ⅲ' 를 따라 취해 박막 패키지를 보여주는 단면도이며, 도 6은 도 4의 절단선 Ⅳ - Ⅳ' 를 따라 취해 박막 패키지를 보여주는 단면도이다.
[62]
도 4 내지 도 6을 참조하면, 상기 박막 패키지(148)가 도 1의 박막 패키지(144)와 유사한 구조를 갖지만, 상기 박막 패키지(148)의 캡핑막(78)은 도 1의 박막 패키지(144)의 캡핑막(74)에서부터 다른 구조를 갖는다. 즉, 상기 박막 패키지(148)에서, 상기 캡핑막(78)은 미세전자기계 시스템(20)의 모서리 주변마다 도 4의 절개 홀(76)을 통해 절개된다.
[63]
상기 캡핑 막(78)은, 미세전자기계 시스템(20) 주변에서 볼 때, 미세전자기계 시스템(20)의 모서리들 사이의 영역에 대응해서 반도체 기판(20)의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상(63A, 69A)을 도 6과 같이 가지며, 미세전자기계 시스템(20)의 모서리들에 대응해서 굴곡 형상(63A, 69A) 중 하부 굴곡 형상(63A)에 절개 홀(76)을 도 5와 같이 가지고, 미세전자기계 시스템(20)의 중앙 영역에서 볼 때, 미세전자기계 시스템(20) 상에서 굴곡 형상 대비 상대적으로 편평하게 도 5 또는 도 6과 같이 펼쳐진다.
[64]
여기서, 상기 캡핑 막(78)의 굴곡 형상(63A, 69A)은, 캡핑 막(78)에 외부 힘의 적용시, 하부 굴곡 형상(63A)과 상부 굴곡 형상(69A) 사이에 하부 굴곡 형상(63A)과 상부 굴곡 형상(69A)을 겹쳐주는 접이부(folding portion, 66A)를 도 6과 같이 갖는다.
[65]
상기 캡핑 막(78)은, 반도체 기판(10) 상에서 미세전자기계 시스템(20) 주변에 중공(98)을 도 5 또는 도 6과 같이 한정한다. 상기 캡핑 막(78)은, 실리콘나이트라이드 또는 실리콘옥사이드를 포함한다. 한편, 상기 박막 패키지(148)은, 커버 막(100)과 비아 플러그(120)와 솔더 범프(130)를 더 포함한다. 상기 커버 막(100)은, 캡핑 막(78)과 보호 막(110) 사이에 위치된다.
[66]
상기 커버 막(100)은, 실리콘 옥사이드를 포함한다. 상기 비아 플러그는 보호 막(110)과 커버 막(100)과 캡핑 막(78)을 순차적으로 지나서 반도체 기판(10)과 접촉한다. 상기 솔더 범프(130)는, 보호 막(110) 상에서 비아 플러그(120)와 접촉한다.
[67]
여기서, 상기 보호 막(110)은 감광성 폴리이미드를 포함하고, 상기 비아 플러그(120)와 솔더 범프(130)는 전도성 도체이며 캡핑 막(78)의 중공(98)으로부터 이격해서 위치된다. 상기 솔더 범프(130)는 비아 플러그(120)와 반도체 기판(10)을 통해 미세전자기계 시스템(20)과 전기적으로 접속한다.
[68]
한편, 본 발명의 제2 실시예의 변형 예로써, 도면에 도시되지 않지만, 상기 캡핑막은 미세전자기계 시스템(20)의 모서리들 사이에서 미세전자기계 시스템(20) 주변에 절개 홀(도면에 미 도시)을 통해 절개될 수도 있다.
[69]
도 7은, 종래 기술의 캡핑막과 도 1의 캡핑막에서 외부 충격에 대한 스트레스를 비교해 보여주는 그래프이다.
[70]
도 7(a)를 참조하면, 종래 기술의 캡핑 막(74A)은 미세전자기계 시스템(도면에 미도시)의 측부에 하나의 단(段)을 갖는다. 상기 캡핑 막(74A)에 외부 충격으로 2000(Pa)이 인가되는 때, 본 미세스 응력(von Mises stress)의 그래프는 캠핑막(74A)의 위치(@ X축)에 따른 스트레스 분포(@ Y축)를 나타낼 수 있다.
[71]
여기서, 상기 캡핑 막(74A)은 그래프에서 본 미세스 항복조건에 사용되는 응력으로 하중을 받고 있는 각 지점에서의 비틀림에너지(Maximum Distortion Energy)값을 보이고 있다. 상기 캡핑 막(74A)은 그래프에서 옅은 그리고 짙은 파란색에 대응해서 약 1.0E10(N/㎡) 이하의 스트레스 분포를 보인다.
[72]
도 7(b)를 참조하면, 본 발명의 캡핑 막(74)은 미세전자기계 시스템(20)의 측부에서 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오른다. 상기 캡핑 막(74)에 외부 충격으로 2000(Pa)이 인가되는 때, 본 미세스 응력(von Mises stress)의 그래프는 캠핑 막(74)의 위치(@ X축)에 따른 스트레스 분포(@ Y축)를 나타낼 수 있다.
[73]
여기서, 상기 캡핑 막(74)은 그래프에서 옅은 그리고 짙은 파란색에 대응해서 약 0.6E10(N/㎡) 이하의 스트레스 분포를 보인다. 따라서, 본 발명의 캡핑 막(74)은 동일한 외부 충격(@ 2000(Pa))에 대해 종래 기술의 캡핑 막(74A)보다 더 낮은 스트레스 분포를 보이기 때문에 종래 기술의 캡핑 막(74A) 대비 강도 증가를 보인다.
[74]
도 8 내지 도 13은 도 1의 박막 패키지의 형성방법을 설명해주는 단면도이다.
[75]
도 8 내지 도 13을 참조하면, 본 발명에 따른 박막 패키지(144)의 형성방법은, 미세전자기계 시스템(MEMS; 20)을 구비하는 반도체 기판(10)을 도 8과 같이 준비하는 것을 포함할 수 있다. 상기 반도체 기판(10)을 준비하는 것은, 반도체 기판(10)의 내부에 또는 표면 상에 미세전자기계 시스템(20)을 형성하는 것을 포함한다. 상기 반도체 기판(10)은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함한다. 상기 미세전자기계 시스템(20)은 외부와 상호 작용을 하는 마이크로 센서를 포함한다.
[76]
다음으로, 상기 미세전자기계 시스템(20)을 덮으며 미세전자기계 시스템(20) 주변 또는 측부에서 각진 계단을 이루는 포토레지스트 패턴(30, 50)이 도 9와 도 10와 같이 형성될 수 있다. 상기 포토레지스트 패턴(30, 50)을 형성하는 것은, 미세전자기계 시스템(20)을 덮으면서 미세전자기계 시스템(20) 주변에서 반도체 기판(10)을 노출시키는 제1 포토레지스트 패턴(30)을 도 9와 같이 형성하고, 제1 포토레지스트 패턴(30) 상에 위치되어 제1 포토레지스트 패턴(30)과 반도체 기판(10)을 노출시키는 제2 포토레지스트 패턴(50)을 도 10과 같이 형성하는 것을 포함한다.
[77]
여기서, 상기 제1 포토레지스트 패턴(30)과 제2 포토레지스트 패턴(50)은 미세전자기계 시스템(20) 주변 또는 측부에서 각진 계단을 도 10과 같이 형성한다. 다음으로, 상기 포토레지스트 패턴(30, 50)에서 각진 계단이 굴곡 형상으로 도 11과 같이 만들어 질 수 있다. 상기 포토레지스트 패턴(30, 50)에서 각진 계단을 굴곡 형상으로 만드는 것은, 반도체 히팅 장치에 포토레지스트 패턴(30, 50)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 히팅 장치를 사용하여 반도체 기판(10) 상에 직접적으로 열을 가해서 반도체 기판(10)을 통해 각진 계단의 포토레지스트 패턴(30, 50)에 열을 전달하고, 열을 사용하여 각진 계단의 포토레지스트 패턴(30, 50)에서 내부적으로 체적 흐름(F1, F2)을 유도시키며 외부적으로 각진 계단의 포토레지스트 패턴(30, 50)의 두께를 줄이면서 반도체 기판(10) 상에 점유 면적을 증가시키는 것을 포함한다.
[78]
상기 각진 계단의 포토레지스트 패턴(30, 50)은 체적 흐름(F1, F2)을 통해 계단 턱을 볼록하게 하여 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)으로 도 11과 같이 변형된다. 계속해서, 상기 반도체 기판(10)과 함께 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 덮는 캡핑 막(74)이 도 12와 같이 형성될 수 있다. 상기 캡핑 막(74)을 형성하는 것은, 반도체 스핀코팅 기술을 사용하여 반도체 기판(10)과 함께 굴곡 형상(35, 5)의 포토레지스트 패턴(40, 60) 상에 코팅 막을 상온에서 컨포멀하게 형성하고, 반도체 기판(10) 상에 열을 가해서 코팅 막으로부터 수분을 제거시키는 것을 포함한다.
[79]
상기 캡핑 막은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 갖는다. 상기 코팅 막은 에폭시 수지를 포함한다. 여기서, 상기 캡핑 막(74)은, 도 1 또는 도 3 또는 도 12에서, 미세전자기계 시스템(20) 주변 또는 측부에서 굴곡 형상(63, 69)으로 주름지며 미세전자기계 시스템(20) 바로 위에서 편평하고, 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공을 갖는다. 계속해서, 상기 캡핑 막(74)을 통해 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)이 도 13과 같이 제거될 수 있다.
[80]
상기 캡핑 막(74)을 통해 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 제거시키는 것은, 반도체 에싱 챔버의 내부에 캡핑 막(74)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 에싱 챔버를 사용하여 캡핑 막(74)에서 복수의 기공에 산소 기체를 뜨겁게 데워 제1 흐름선(D1)을 따라 유입시키고, 캡핑 막(74) 아래에서 산소 기체를 사용하여 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우고, 캡핑 막(74) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우는 동안, 캡핑 막(74) 아래로부터 시작하여 캡핑 막(74)을 지나도록 탄소 기체를 제2 흐름선(D2)을 따라 유출시키고, 반도체 에싱 챔버에서, 캡핑 막(74)으로부터 포토레지스트 패턴(40, 60)을 제거시킨 반도체 기판(10)을 분리시키는 것을 포함한다.
[81]
이어서, 상기 캡핑 막(74) 상에 보호 막(110)이 도 2 또는 도 3과 같이 형성될 수 있다. 상기 반도체 기판(10) 상에서 미세전자기계 시스템(20)을 캡핑 막(74)으로 차폐시키는 때, 상기 캡핑 막(74) 상에 보호 막(110)을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 캡핑 막(74)을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함한다. 이후로, 상기 박막 패키지(144)의 형성방법은 도 1 내지 도 3을 참조하여 비아 플러그(120)와 솔더 범프(130)를 형성할 수 있다.
[82]
도 14 내지 16은, 도 4의 박막 패키지의 형성방법을 설명해주는 단면도이다.
[83]
도 14 내지 16을 참조하면, 상기 박막 패키지(148)의 형성방법은, 도 8 내지 도 13의 박막 패키지(144)의 형성방법과 유사하나, 캡핑막(78)의 증착부터 박막 패키지(144)의 형성방법과 다르게 수행될 수 있다. 즉, 상기 박막 패키지(148)의 형성방법에서, 상기 캡핑 막(78)을 형성하는 것은, 반도체 증착 기술(evaporation)을 사용하여, 도 11에 개시된 바와 같이, 반도체 기판(10)과 함께 굴곡 형상(35, 65)의 포토레지스트 패턴(40, 60) 상에, 실리콘나이트라이드 막 또는 실리콘 옥사이드 막을 상온에서 컨포멀하게 증착하고, 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 미세전자기계 시스템(20)의 모서리 주변마다 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀(H)을 한정하는 포토레지스트 막(80)을 형성하고, 포토레지스트 막(80)을 식각 마스크로 사용하여 랜딩 홀(H)을 통해 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 미세전자기계 시스템(20)의 모서리 주변마다 절개 홀(76)을 도 14 또는 도 15와 같이 형성하는 것을 포함한다.
[84]
상기 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)은 캡핑 막(78)의 절개 홀(76)을 통해 포토레지스트 막(80)의 분리 홀(H)에 노출된다. 다음으로, 상기 박막 패키지(148)의 형성방법에서, 상기 캡핑 막(78)을 통해 굴곡 형상(35, 65)의 포토레지스트 패턴(40, 60)을 제거시키는 것은, 도 15 및 도 16에 개시된 바와 같이, 반도체 에싱 챔버의 내부에 포토레지스트 막(80)을 포함하는 반도체 기판(10)을 삽입시키고, 반도체 에싱 챔버를 사용하여 포토레지스트 막(80)의 표면에 그리고 포토레지스트 막(80)의 분리 홀(H)에 산소 기체를 뜨겁게 데워 제3 흐름선(D3)을 따라 유입시키고, 산소 기체를 사용하여 캡핑 막(78) 상에서 포토레지스트 막(80) 그리고 캡핑 막(78) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우고, 캡핑 막(78) 아래에서 굴곡 형상(35, 55)의 포토레지스트 패턴(40, 60)을 태우는 동안, 캡핑 막(78)의 절개 홀(76)을 통해 탄소 기체를 제4 흐름선(D4)을 따라 유출시키고, 반도체 에싱 챔버에서, 캡핑 막(78)으로부터 포토레지스트 막(80)과 포토레지스트 패턴(40, 60)을 제거시킨 반도체 기판(10)을 분리시키는 것을 포함한다.
[85]
여기서, 상기 캡핑 막(78)은, 미세전자기계 시스템(20) 주변 또는 측부에서 굴곡 형상(도 6의 63A, 69A)으로 주름지며 미세전자기계 시스템(20) 바로 위에서 편평하고, 미세전자기계 시스템(20)의 모서리에 대응하여 절개 홀(76)을 통해 절개된다.
[86]
다음으로, 상기 반도체 기판(10) 상에서 캡핑 막(78)을 통해 미세전자기계 시스템(20)을 외부에 노출시키는 때, 상기 박막 패키지(148)의 형성방법은, 캡핑 막(78) 상에 보호 막(110)을 형성하기 전, 반도체 증착 기술을 사용하여 캡핑 막(78) 상에 커버 막(100)을 형성하는 것을 더 포함할 수 있다. 상기 커버 막(100)은 실리콘 옥사이드를 포함한다. 상기 커버 막(100) 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 커버 막(100)을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함한다. 이후로, 상기 박막 패키지(148)의 형성방법은 도 4 내지 도 6을 참조하여 비아 플러그(120)와 솔더 범프(130)를 형성할 수 있다.
[87]
한편, 이와는 다르게, 도면에 도시되지 않지만, 상기 캡핑막은 미세전자기계 시스템(20)의 모서리들 사이에서 미세전자기계 시스템(20) 주변에 절개 홀(도면에 미 도시)을 통해 절개될 수도 있다.

청구범위

[청구항 1]
미세전자기계 시스템(microelectromechanical systems; MEMS)을 포함하는 반도체 기판; 상기 반도체 기판 상에 위치되어 굴곡 형상을 가지면서 상기 미세전자기계 시스템을 둘러싸고 상기 미세전자기계 시스템 주변에 중공(中空)을 한정하는 캡핑 막; 및 상기 캡핑 막 상에서 상기 캡핑 막을 덮는 보호 막을 포함하고, 상기 캡핑 막은 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공(氣孔)을 갖거나 상기 미세전자기계 시스템의 모서리 주변마다 절개(切開)되는 박막 패키지(thin film package).
[청구항 2]
제1 항에 있어서, 상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함하는 박막 패키지.
[청구항 3]
제1 항에 있어서, 상기 반도체 기판은 내부에(in bulk) 또는 표면 상에(on surface) 상기 미세전자기계 시스템을 포함하는 박막 패키지.
[청구항 4]
제1 항에 있어서, 상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함하는 박막 패키지.
[청구항 5]
제1 항에 있어서, 상기 미세전자기계 시스템은 상기 반도체 기판의 내부에 또는 표면 상에 적어도 하나로 배치되는 박막 패키지.
[청구항 6]
제1 항에 있어서, 상기 캡핑 막은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 수분이 제거된 코팅막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지거나, 실리콘나이트라이드 또는 실리콘 옥사이드를 포함하고, 수분이 제거되기 전 코팅막은 에폭시 수지를 포함하는 박막 패키지.
[청구항 7]
제1 항에 있어서, 상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지고, 상기 미세전자기계 시스템 바로 위에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐지는 박막 패키지.
[청구항 8]
제1 항에 있어서, 상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 볼 때, 상기 미세전자기계 시스템의 모서리들 사이의 영역에 대응해서 상기 반도체 기판의 표면으로부터 상부측을 향하여 서로에 대해 단차를 이루는 적어도 두 번의 연속적인 상기 굴곡 형상을 가지며, 상기 미세전자기계 시스템의 상기 모서리들에 대응해서 상기 굴곡 형상 중 하부 굴곡 형상에 절개 홀을 가지고, 상기 미세전자기계 시스템의 중앙 영역에서 볼 때, 상기 미세전자기계 시스템 상에서 상기 굴곡 형상 대비 상대적으로 편평하게 펼쳐지는 박막 패키지.
[청구항 9]
제1 항에 있어서, 상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 계단 형상으로 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 체적을 점진적으로 작게 한정하는 박막 패키지.
[청구항 10]
제1 항에 있어서, 상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번의 다단(多段) 형상으로 경사지게 솟아오르고, 상기 미세전자기계 시스템 주변에 위치되는 상기 중공의 중앙 영역을 향해 점진적으로 가까이 위치되는 박막 패키지.
[청구항 11]
제1 항에 있어서, 상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 단차(step difference)지게 솟아오르고, 하부 굴곡 형상의 곡률과 상부 굴곡 형상의 곡률을 다르게 가지는 박막 패키지.
[청구항 12]
제1 항에 있어서, 상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 케스케이드(cascade) 형상으로 적어도 두번 솟아오르고, 상기 캡핑 막에 외부 힘의 적용시, 하부 굴곡 형상과 상부 굴곡 형상 사이에 상기 하부 굴곡 형상과 상기 상부 굴곡 형상을 겹쳐주는 접이부(folding portion)를 가지는 박막 패키지.
[청구항 13]
제1 항에 있어서, 상기 캡핑 막의 상기 굴곡 형상은, 상기 미세전자기계 시스템의 상기 모서리들 사이의 영역을 지나는 상기 미세전자기계 시스템과 상기 캡핑 막의 절단면을 볼 때, 상기 캡핑 막의 하부 측으로부터 상부 측을 향해 적어도 두 번으로 굴곡지게 솟아오르고, 상기 미세전자기계 시스템의 상기 양 측부에서 상기 미세전자기계 시스템의 양 단부로부터 수평적으로 그리고 수직적으로 이격하는 박막 패키지.
[청구항 14]
제1 항에 있어서, 상기 보호 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하되, 상기 캡핑 막은 수분이 제거된 코팅 막에 금속 산화물로 이루어진 복수의 알갱이를 포함시켜 알갱이들 사이에 기공을 가지고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속하는 박막 패키지.
[청구항 15]
제1 항에 있어서, 상기 캡핑 막과 상기 보호 막 사이에 위치되는 커버 막; 상기 보호 막과 상기 커버 막과 상기 캡핑 막을 순차적으로 지나서 상기 반도체 기판과 접촉하는 비아 플러그; 및 상기 보호 막 상에서 상기 비아 플러그와 접촉하는 솔더 범프를 더 포함하되, 상기 캡핑 막은 실리콘 나이트라이드 또는 실리콘옥사이드를 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함하고, 상기 보호 막은 감광성 폴리이미드를 포함하고, 상기 비아 플러그와 상기 솔더 범프는 전도성 도체이며 상기 캡핑 막의 상기 중공으로부터 이격해서 위치되고, 상기 솔더 범프는 상기 비아 플러그와 상기 반도체 기판을 통해 상기 미세전자기계 시스템과 전기적으로 접속하는 박막 패키지.
[청구항 16]
미세전자기계 시스템(MEMS)을 구비하는 반도체 기판을 준비하고, 상기 미세전자기계 시스템을 덮으며 상기 미세전자기계 시스템 주변에서 각진 계단을 이루는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에서 상기 각진 계단을 굴곡 형상으로 만들고, 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴을 덮는 캡핑 막을 형성하고, 상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키고, 상기 캡핑 막 상에 보호 막을 형성하는 것을 포함하고, 상기 캡핑 막은, 상기 미세전자기계 시스템 주변에서 주름지며 상기 미세전자기계 시스템 바로 위에서 편평하고, 산소(O) 기체의 유입과 탄소(C) 기체의 유출을 가능하게 하는 복수의 기공을 갖거나 상기 미세전자기계 시스템의 모서리에 대응하여 절개되는 박막 패키지의 형성 방법.
[청구항 17]
제16 항에 있어서, 상기 반도체 기판을 준비하는 것은, 상기 반도체 기판의 내부에 또는 표면 상에 상기 미세전자기계 시스템을 형성하는 것을 포함하고, 상기 반도체 기판은 실리콘(silicon) 또는 실리콘 카바이드(SiC) 또는 리튬탄탈륨옥사이드(LiTaO 3) 또는 리튬니오브옥사이드(LiNbO 3)를 포함하고, 상기 미세전자기계 시스템은 외부와 상호 작용을 하는 마이크로 센서를 포함하는 박막 패키지의 형성 방법.
[청구항 18]
제16 항에 있어서, 상기 포토레지스트 패턴을 형성하는 것은, 상기 미세전자기계 시스템을 덮으면서 상기 미세전자기계 시스템 주변에서 상기 반도체 기판을 노출시키는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 위치되어 상기 제1 포토레지스트 패턴과 상기 반도체 기판을 노출시키는 제2 포토레지스트 패턴을 형성하는 것을 포함하고, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 상기 미세전자기계 시스템 주변에서 상기 각진 계단을 형성하는 박막 패키지의 형성 방법.
[청구항 19]
제16 항에 있어서, 상기 포토레지스트 패턴에서 상기 각진 계단을 상기 굴곡 형상으로 만드는 것은, 반도체 히팅 장치에 상기 포토레지스트 패턴을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 히팅 장치를 사용하여 상기 반도체 기판 상에 직접적으로 열을 가해서 상기 반도체 기판을 통해 상기 각진 계단의 포토레지스트 패턴에 상기 열을 전달하고, 상기 열을 사용하여 상기 각진 계단의 포토레지스트 패턴에서 내부적으로 체적 흐름을 유도시키며 외부적으로 상기 각진 계단의 포토레지스트 패턴의 두께를 줄이면서 상기 반도체 기판 상에 점유 면적을 증가시키는 것을 포함하고, 상기 각진 계단의 포토레지스트 패턴은 상기 체적 흐름을 통해 계단 턱을 볼록하게 하여 굴곡 형상의 포토레지스트 패턴으로 변형되는 박막 패키지의 형성 방법.
[청구항 20]
제16 항에 있어서, 상기 캡핑 막을 형성하는 것은, 반도체 스핀코팅 기술을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 코팅 막을 상온에서 컨포멀하게 형성하고, 상기 반도체 기판 상에 열을 가해서 상기 코팅 막으로부터 수분을 제거시키는 것을 포함하고, 상기 캡핑 막은, 알루미늄 산화물(Al 2O 3), 인듐주석 산화물(ITO), 타이타늄 산화물(TiO 2), 지르코늄 산화물(ZrO 2), 주석 산화물(SnO 2) 및 인듐 산화물(In 2O 3) 중 적어도 하나로 이루어진 복수의 알갱이(granule)를 상기 수분이 제거된 코팅 막에 포함시켜 인접하는 알갱이들 사이에 기공을 가지고, 상기 코팅 막은 에폭시 수지를 포함하는 박막 패키지의 형성 방법.
[청구항 21]
제16 항에 있어서, 상기 캡핑 막을 형성하는 것은, 반도체 증착기술(evaporation)을 사용하여 상기 반도체 기판과 함께 상기 굴곡 형상의 포토레지스트 패턴 상에 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 상온에서 컨포멀하게 증착하고, 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막 상에 위치되어 상기 미세전자기계 시스템의 모서리 주변마다 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 부분적으로 노출시키도록 랜딩 홀을 한정하는 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 랜딩 홀을 통해 상기 실리콘나이트라이드 막 또는 실리콘옥사이드 막을 식각해서 상기 미세전자기계 시스템의 상기 모서리 주변마다 절개 홀을 형성하는 것을 포함하고, 상기 굴곡 형상의 포토레지스트 패턴은 상기 캡핑 막의 상기 절개 홀을 통해 상기 포토레지스트 막의 상기 분리 홀에 노출되는 박막 패키지의 형성 방법.
[청구항 22]
제20 항에 있어서, 상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 캡핑 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 캡핑 막에서 복수의 기공에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 캡핑 막 아래에서 상기 산소 기체를 사용하여 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막 아래로부터 시작하여 상기 캡핑 막을 지나도록 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함하는 박막 패키지의 형성 방법.
[청구항 23]
제21 항에 있어서, 상기 캡핑 막을 통해 상기 굴곡 형상의 포토레지스트 패턴을 제거시키는 것은, 반도체 에싱 챔버의 내부에 상기 포토레지스트 막을 포함하는 반도체 기판을 삽입시키고, 상기 반도체 에싱 챔버를 사용하여 상기 포토레지스트 막의 표면에 그리고 상기 포토레지스트 막의 상기 분리 홀에 상기 산소 기체를 뜨겁게 데워 유입시키고, 상기 산소 기체를 사용하여 상기 캡핑 막 상에서 상기 포토레지스트 막 그리고 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우고, 상기 캡핑 막 아래에서 상기 굴곡 형상의 포토레지스트 패턴을 태우는 동안, 상기 캡핑 막의 상기 절개 홀을 통해 상기 탄소 기체를 유출시키고, 상기 반도체 에싱 챔버에서, 상기 캡핑 막으로부터 상기 포토레지스트 막과 상기 포토레지스트 패턴을 제거시킨 반도체 기판을 분리시키는 것을 포함하는 박막 패키지의 형성 방법.
[청구항 24]
제16 항에 있어서, 상기 반도체 기판 상에서 상기 미세전자기계 시스템을 상기 캡핑 막으로 차폐시키는 때, 상기 캡핑 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 캡핑 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하는 박막 패키지의 형성 방법.
[청구항 25]
제16 항에 있어서, 상기 반도체 기판 상에서 상기 캡핑 막을 통해 상기 미세전자기계 시스템을 외부에 노출시키는 때, 상기 캡핑 막 상에 보호 막을 형성하기 전, 반도체 증착 기술을 사용하여 상기 캡핑 막 상에 커버 막을 형성하는 것을 더 포함하고, 상기 커버 막 상에 보호 막을 형성하는 것은, 반도체 스핀 코팅 기술을 사용하여 상기 커버 막을 덮는 감광성 폴리이미드막을 평탄하게 형성시키는 것을 포함하고, 상기 커버 막은 실리콘 옥사이드를 포함하는 박막 패키지의 형성 방법.

도면

[도1]

[도2]

[도3]

[도4]

[도5]

[도6]

[도7]

[도8]

[도9]

[도10]

[도11]

[도12]

[도13]

[도14]

[도15]

[도16]