Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020140208 - MEASUREMENT DEVICE AND MEASUREMENT METHOD

Document

说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23  

附图

1   2   3   4   5   6   7A   7B   7C   7D   8   9   10   11   12   13   14   15  

说明书

发明名称 : 测量装置及测量方法

技术领域

[0001]
本公开的实施例涉及一种测量装置及测量方法。

背景技术

[0002]
在物联网时代,传感技术是器件与自然界的接口,同时也是机器智能化的重要基础。作为传感技术的关键器件,传感器被广泛用于农业、工业、生物和科学研究等领域。在各种类型的传感器中,温度传感器是应用最广泛的一类传感器之一。
[0003]
常见的温度传感设计方法包括诸如金属膨胀法、双金属片法、双金属杆和金属管法、液体和气体的变形法、电阻传感法、热电偶法等。这些温度传感设计方法中的大部分基于物质的形变,而形变在电子系统中是一个不便于测量的物理量。因此采用基于物质的形变的方法设计的温度传感器无论是在设计、使用、移植等阶段都具有局限性。在这些温度传感设计方法中,热电偶法是工业测量中应用最广泛的一种温度传感设计方法,其通过将热电偶与被测对象直接接触来测量温度,因此该方法不受中间介质的影响,测量范围广,但是目前热电偶法的信号处理较复杂,易受腐蚀并且抗噪性能差。此外,电阻传感法基于电阻的测量,然而,由于电阻传感法将电阻值直接作为输出,在电子系统中较难测量及使用该电阻值。
[0004]
随着物联网技术的快速发展,对温度传感器的要求也越来越高。高精度、多功能、高可靠性、低功耗、低成本是未来传感器的发展趋势。
[0005]
发明内容
[0006]
本公开的实施例提供一种测量装置。该测量装置包括:振荡电路,包括待测元件并被配置为输出具有与待测元件的元件值相关联的振荡频率的信号;时间平均频率锁频环(Time Average Frequency-Frequency Lock Loop,TAF-FLL),被配置为接收振荡电路输出的信号,并且输出与振荡频率相关联的频率控制字;以及数字信号处理电路,被配置为读取时间平均频率锁频 环输出的频率控制字,并且根据读取的频率控制字得到待测元件的元件值。
[0007]
例如,根据本公开的实施例提供的测量装置中,时间平均频率锁频环包括:鉴频器、控制器、分频器和数字压控振荡器。其中,鉴频器被配置为根据输入信号与分频器反馈的反馈信号输出控制信号到控制器。控制器被配置为根据控制信号调整频率控制字,并将调整后的频率控制字输出到数字压控振荡器。分频器被配置为对接收到的信号进行分频并将分频后的信号反馈到鉴频器,其中,分频比为N,N为大于等于1的实数。数字压控振荡器被配置为基于时间平均频率直接周期合成(Time Average Frequency-Direct Period Synthesis,TAF-DPS)输出具有与接收到的频率控制字相关联的频率的信号到分频器,并且输出时间平均频率锁频环锁定状态下数字压控振荡器接收到的频率控制字。
[0008]
例如,根据本公开的实施例提供的测量装置中,鉴频器被配置为判断输入信号的输入频率和反馈信号的反馈频率的大小关系,以得到控制信号。其中,控制信号包括第一子控制信号和第二子控制信号,鉴频器被配置为在输入频率大于反馈频率时生成并输出第一子控制信号,鉴频器被配置为在输入频率小于反馈频率时生成并输出第二子控制信号。
[0009]
例如,根据本公开的实施例提供的测量装置中,控制器被配置为根据第一子控制信号,将当前频率控制字减去第一调节参数,以生成调整后的频率控制字;或者,信号生成子电路被配置为根据第二子控制信号,将当前频率控制字加上第二调节参数,以生成调整后的频率控制字。
[0010]
例如,根据本公开的实施例提供的测量装置中,第一调节参数和第二调节参数均为1。
[0011]
例如,根据本公开的实施例提供的测量装置中,鉴频器包括第一电路、第二电路和第三分频电路,其中,反馈信号的一个反馈周期包括第一边沿、第二边沿和第三边沿,第二边沿位于第一边沿和第三边沿之间。第三分频电路被配置为接收输入信号,并对输入信号进行分频以得到具有第一中间频率的第一中间信号,第三分频电路的第三分频系数为2。第一电路被配置为判断并输出第一边沿的第一逻辑值、第二边沿的第二逻辑值和第三边沿的第三逻辑值。第二电路被配置为根据第一逻辑值、第二逻辑值和第三逻辑值,生成并输出第一子控制信号或第二子控制信号。
[0012]
例如,根据本公开的实施例提供的测量装置中,第一电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器和第一非门,第二电路包括第一异或门、第二异或门、第二非门、第三非门、第一与门和第二与门。第一D触发器的数据输入端被配置为接收第一中间信号,第一D触发器的时钟输入端被配置为接收反馈信号,第一D触发器的输出端连接至第二D触发器的数据输入端和第一异或门的第一数据输入端,第一D触发器的输出端被配置为输出第一逻辑值。第二D触发器的时钟输入端被配置为接收反馈信号,第二D触发器的输出端连接至第二异或门的第一数据输入端,第二D触发器的输出端被配置为输出第三逻辑值。第一非门被配置为接收反馈信号,并对反馈信号进行反相以得到中间反馈信号。第三D触发器的数据输入端被配置为接收第一中间信号,第三D触发器的时钟输入端被配置为接收中间反馈信号,第三D触发器的输出端连接至第四D触发器的数据输入端。第四D触发器的时钟输入端被配置为接收反馈信号,第四D触发器的输出端连接至第一异或门的第二数据输入端和第二异或门的第二数据输入端,第四D触发器的输出端被配置为输出第二逻辑值。第一异或门的输出端连接至第二非门的输入端和第一与门的第一数据输入端。第二异或门的输出端连接至第三非门的输入端和第一与门的第二数据输入端。第二非门的输出端连接至第二与门的第一数据输入端,第三非门的输出端连接至第二与门的第二数据输入端。第一与门的输出端被配置为输出第一子控制信号,第二与门的输出端被配置为输出第二子控制信号。
[0013]
例如,根据本公开的实施例提供的测量装置中,数字压控振荡器包括时间平均频率直接周期合成频率合成器。时间平均频率直接周期合成频率合成器被配置为:根据基本时间单元和接收到的输入频率控制字,生成第一周期和第二周期并通过使用第一周期和第二周期以交织方式生成时钟信号。其中,基本时间单元为两个或更多个相位均匀间隔的信号中的任意两个相邻信号之间的相位差,所生成的时钟信号的通过下式表示:
[0014]
T TAF=(1-r)*T A+r*T B
[0015]
其中,T TAF为所生成的时钟信号的周期,T A为第一周期,T B为第二周期,r为控制第一周期以及第二周期的出现概率的数,并且0≤r<1。
[0016]
例如,根据本公开的实施例提供的测量装置中,数字压控振荡器输出的 频率控制字与振荡电路输出的振荡信号的频率的关系符合下式:
[0017]
[0018]
其中,f Δ为数字压控振荡器的基本时间单元的倒数,FREQ为数字压控振荡器输出的频率控制字,N为分频器的分频比,f i为振荡电路输出的振荡信号的频率。
[0019]
例如,根据本公开的实施例提供的测量装置中,时间平均频率锁频环为全数字锁频环。
[0020]
例如,根据本公开的实施例提供的测量装置中,待测元件为可变电阻,数字信号处理电路被配置为根据读取的频率控制字得到可变电阻的电阻值。
[0021]
例如,根据本公开的实施例提供的测量装置中,振荡电路为RC振荡电路。可变电阻的电阻值与数字信号处理电路读取的频率控制字之间的关系符合下式:
[0022]
[0023]
其中,f Δ为时间平均频率锁频环中的数字压控振荡器的基本时间单元的倒数,N为时间平均频率锁频环中的分频器的分频比,FREQ为数字信号处理电路读取的频率控制字,R为可变电阻的电阻值,C为RC振荡电路的电容的电容值。
[0024]
例如,根据本公开的实施例提供的测量装置中,可变电阻为热敏电阻,数字信号处理电路被配置为根据读取的频率控制字得到热敏电阻所处的环境温度。
[0025]
例如,根据本公开的实施例提供的测量装置中,热敏电阻为正温度系数热敏电阻。
[0026]
例如,根据本公开的实施例提供的测量装置中,振荡电路为RC振荡电 路,热敏电阻为负温度系数热敏电阻。热敏电阻所处的环境温度与数字信号处理电路读取的频率控制字之间的关系符合下式:
[0027]
[0028]
其中, T为热敏电阻所处的环境温度,f Δ为时间平均频率锁频环中的数字压控振荡器的基本时间单元的倒数,N为时间平均频率锁频环中的分频器的分频比,FREQ为数字信号处理电路读取的频率控制字,R为热敏电阻的电阻值,B为热敏电阻的敏感指数,T 0为初始温度,R 0为热敏电阻的初始电阻值。
[0029]
例如,根据本公开的实施例提供的测量装置中,待测元件为可变电容,数字信号处理电路被配置为根据读取的频率控制字得到可变电容的电容值。
[0030]
例如,根据本公开的实施例提供的测量装置中,待测元件为可变电感,数字信号处理电路被配置为根据读取的频率控制字得到可变电感的电感值。
[0031]
例如,根据本公开的实施例提供的测量装置中,时间平均频率锁频环和数字信号处理电路设置在同一芯片之中。
[0032]
本公开的实施例还提供一种测量方法。该测量方法包括:使得振荡电路输出具有与待测元件的元件值相关联的振荡频率的信号;由时间平均频率锁频环接收振荡电路输出的信号,并且输出与振荡频率相关联的频率控制字;由数字信号处理电路读取时间平均频率锁频环输出的频率控制字,并且根据时间平均频率锁频环输出的频率控制字得到待测元件的元件值。
[0033]
例如,根据本公开的实施例提供的测量方法中,待测元件为可变电阻,测量方法包括根据读取的频率控制字得到可变电阻的电阻值。
[0034]
例如,根据本公开的实施例提供的测量方法中,可变电阻为热敏电阻,测量方法还包括:由数字信号处理电路根据读取的频率控制字得到热敏电阻所处的环境温度。
[0035]
例如,根据本公开的实施例提供的测量方法中,待测元件为可变电容,测量方法包括根据读取的频率控制字得到可变电容的电容值。
[0036]
例如,根据本公开的实施例提供的测量方法中,待测元件为可变电感, 测量方法包括根据读取的频率控制字得到可变电感的电感值。
[0037]
根据本公开一些实施例提供的测量装置和测量方法,通过振荡电路和时间平均频率锁频环实现了电阻值或温度的测量。

附图说明

[0038]
为了更清楚地说明本公开实施例的技术方案,下面将对实施例的附图作简单地介绍,显而易见地,下面描述的附图仅仅涉及本公开的一些实施例,而非对本公开的限制。
[0039]
图1示出了根据本公开的示例性实施例的测量装置的结构示意图。
[0040]
图2示出了根据本公开的示例性实施例的时间平均频率锁频环(TAF-FLL)的结构示意图。
[0041]
图3示出了根据本公开的示例性实施例的时间平均频率直接周期合成(TAF-DPS)的原理示意图。
[0042]
图4示出了根据本公开的示例性实施例的K个相位均匀间隔的信号的示意图。
[0043]
图5示出了根据本公开的示例性实施例的TAF-DPS频率合成器的示例性电路实现框图。
[0044]
图6示出了根据本公开的示例性实施例的鉴频器的示例性电路实现框图。
[0045]
图7A示出了根据本公开的示例性实施例的鉴频器生成第一子控制信号时的一种时序图。
[0046]
图7B示出了根据本公开的示例性实施例的鉴频器生成第一子控制信号时的另一种时序图。
[0047]
图7C示出了根据本公开的示例性实施例的鉴频器生成第二子控制信号时的一种时序图。
[0048]
图7D示出了根据本公开的示例性实施例的鉴频器生成第二子控制信号时的另一种时序图。
[0049]
图8示出了根据本公开的示例性实施例的控制器的结构示意图。
[0050]
图9示出了根据本公开的示例性实施例的RC振荡电路的输出频率分别与可变电阻的电阻值和TAF-FLL输出的频率控制字之间的关系示意图,其 中,横轴表示TAF-FLL输出的频率控制字(对于曲线I)或可变电阻的电阻值(对于曲线II),纵轴表示RC振荡电路的输出频率。
[0051]
图10示出了根据本公开的示例性实施例的可变电阻的电阻值与TAF-FLL的输出的频率控制字之间的关系示意图,其中,横轴表示TAF-FLL的输出的频率控制字,纵轴表示可变电阻的电阻值。
[0052]
图11示出了根据本公开的示例性实施例的NTC热敏电阻所处环境的温度与TAF-FLL的输出的频率控制字之间的关系示意图,其中,横轴表示TAF-FLL的输出的频率控制字,纵轴表示NTC热敏电阻所处环境的温度。
[0053]
图12示出了根据本公开的示例性实施例的测量装置的结构示意图。
[0054]
图13示出了根据本公开的示例性实施例的测量方法的流程图。
[0055]
图14示出了根据本公开的示例性实施例的电阻测量方法的流程图。
[0056]
图15示出了根据本公开的示例性实施例的温度测量方法的流程图。

具体实施方式

[0057]
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
[0058]
这里用于描述本发明的实施例的术语并非旨在限制和/或限定本发明的范围。
[0059]
例如,除非另外定义,本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
[0060]
应该理解的是,本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。除非上下文另外清楚地指出,否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制,而是表示存在至少一个。
[0061]
将进一步理解的是,术语“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非 限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
[0062]
在下文中,将参考附图详细描述本公开的示例性实施例。在附图中,相同的附图标记或数字可以指代执行基本相同的功能的组件或元件。
[0063]
根据本公开的至少一示例性实施例提供一种测量装置。该测量装置包括:振荡电路,包括待测元件并被配置为输出具有与待测元件的元件值相关联的振荡频率的信号;时间平均频率锁频环(TAF-FLL),被配置为接收振荡电路输出的信号,并且输出与振荡频率相关联的频率控制字;以及数字信号处理电路,被配置为读取时间平均频率锁频环输出的频率控制字,并且根据读取的频率控制字得到待测元件的元件值。
[0064]
根据本公开的至少一示例性实施例提供一种测量方法。该测量方法包括:使得振荡电路输出具有与待测元件的元件值相关联的振荡频率的信号;由时间平均频率锁频环接收振荡电路输出的信号,并且输出与振荡频率相关联的频率控制字;由数字信号处理电路读取时间平均频率锁频环输出的频率控制字,并且根据时间平均频率锁频环输出的频率控制字得到待测元件的元件值。
[0065]
图1示出了根据本公开的示例性实施例的测量装置的结构示意图。参考图1,根据本公开的示例性实施例的测量装置1包括振荡电路11和时间平均频率锁频环(Time Average Frequency-Frequency Lock Loop,TAF-FLL)12。例如,振荡电路11包括待测元件,并被配置为输出具有与该待测元件的元件值相关联的振荡频率f的信号。TAF-FLL 12被配置为接收振荡电路输出的信号,并且输出与该振荡频率f相关联的频率控制字FREQ。由于TAF-FLL 12输出的频率控制字FREQ与振荡电路11的输出信号的振荡频率f相关联,而振荡电路11的输出信号的频率又与待测元件的元件值相关联,因此可以由频率控制字FREQ来表示待测元件的元件值或与待测元件的元件值关联的其它参数。例如,待测元件可以为电阻、电容或电感之一。
[0066]
图2为根据本公开的示例性实施例的平均频率锁频环(TAF-FLL)的结构示意图。参考图2,TAF-FLL 12可以包括鉴频器121、控制器122、分频器124和数字压控振荡器123。在该锁频环中,鉴频器121、控制器122、数字压控振荡器123和分频器124依次串联,形成环路。
[0067]
鉴频器121可以被配置为根据输入信号与分频器124反馈的信号输出控制信号到控制器122。具体地,鉴频器121可以对输入信号与分频器124反馈的信号进行比较,根据比较结果输出控制信号到控制器122。
[0068]
作为一种示例,鉴频器121可以被配置为判断输入信号和分频器124反馈的信号中的哪个信号频率更快(或更慢),并根据判断结果向控制器122发送控制信号。例如,鉴频器121可以被配置为:在输入频率f i大于反馈频率f b时生成并输出第一子控制信号,在输入频率f i小于反馈频率f b时生成并输出第二子控制信号。
[0069]
例如,在一个示例中,第一子控制信号处于第一电平时有效,而处于第二电平时无效。同样地,第二子控制信号处于第一电平时有效,而处于第二电平时无效。需要注意的是,在本公开中,第一电平可以表示高电平,第二电平可以表示低电平,但不限于此,第一电平可以表示低电平,相应地,第二电平可以表示高电平。第一电平和第二电平的设置可以视具体的实际情况而定,本公开的实施例对此不作限制。本公开的实施例以第一电平表示高电平和第二电平表示低电平为例进行描述,以下各实施例与此相同,不再赘述。
[0070]
例如,在输入频率f i大于反馈频率f b时,鉴频器121被配置为生成并输出处于第一电平的第一子控制信号和处于第二电平的第二子控制信号。在输入频率f i小于反馈频率f b时,鉴频器121被配置为生成并输出处于第一电平的第二子控制信号和处于第二电平的第一子控制信号。在输入频率f i等于反馈频率f b时,鉴频器121被配置为生成并输出处于第二电平的第一子控制信号和处于第二电平的第二子控制信号。也就是说,在输入频率f i大于反馈频率f b时,第一子控制信号有效,第二子控制信号无效;在输入频率f i小于反馈频率f b时,第二子控制信号有效,第一子控制信号无效;在输入频率f i等于反馈频率f b时,第一子控制信号和第二子控制信号均无效。需要说明的是,在输入频率f i大于反馈频率f b时,鉴频器121也可以仅生成并输出处于第一电平的第一子控制信号;在输入频率f i小于反馈频率f b时,鉴频器121也可以仅生成并输出处于第一电平的第二子控制信号;在输入频率f i等于反馈频率f b时,鉴频器121则不输出信号。可以看出,根据本公开的实施例的鉴频器可以通过输出第一子控制信号或第二子控制信号来指示输入频率f i与反馈频率f b之间的大小关系。之后将参考附图描述根据本公开的示例性实施例的 鉴频器121的电路原理。
[0071]
控制器122可以被配置为根据控制信号调整频率控制字,并将频率控制字输出到数字压控振荡器123。具体地,控制器122从鉴频器121接收控制信号,并根据控制信号调整频率控制字并将该频率控制字发送到数字压控振荡器123。
[0072]
例如,控制器122可以被配置为根据从鉴频器121接收到的第一子控制信号,将当前频率控制字减去第一调节参数,以生成频率控制字;或者,控制器122可以被配置为根据从鉴频器121接收到的第二子控制信号,将当前频率控制字加上第二调节参数,以生成频率控制字。
[0073]
例如,在调节频率控制字之前(例如,锁频环被投入使用之前),当前频率控制字可以随机设置,或者根据实际需求设置。在后续调节过程中,当前频率控制字为相邻上一次调节得到的频率控制字,也就是说,例如,在第一次调节过程中,控制器122根据控制信号调节初始的当前频率控制字,以得到例如第一频率控制字,第一频率控制字被输出至数字压控振荡器123,同时,该第一频率控制字也可以被存储在控制器122中以作为例如第二次调节过程中的当前频率控制字;在第二次调节过程中,控制器122根据控制信号调节第一频率控制字,以得到例如第二频率控制字,第二频率控制字被输出至数字压控振荡器123,同时,该第二频率控制字也可以被存储在控制器122中以作为例如第三次调节过程中的当前频率控制字,依此类推。之后将参考附图描述控制器122的示例性结构。
[0074]
分频器124可以被配置为对接收到的频率信号进行分频并将分频后的信号反馈到鉴频器121,其中,分频比为N,N为大于等于1的实数。
[0075]
数字压控振荡器123可以被配置为基于时间平均频率直接周期合成(TAF-DPS)输出具有与接收到的频率控制字相关联的频率信号到分频器124,并且输出TAF-FLL 12锁定状态下数字压控振荡器123接收到的频率控制字。数字压控振荡器123输出到分频器124的信号的频率与分频器124输出的反馈频率之间的关系如下式所示:
[0076]
[0077]
上式中,f b为分频器124输出的反馈信号的频率,f o为数字压控振荡器 123输出到分频器的信号的频率,N为分频器124的分频比,N为大于等于1的实数。
[0078]
在TAF-FLL 12锁定状态下,分频器124输出的反馈信号的频率与鉴频器121的输入信号的频率相等。因此,在TAF-FLL锁定状态下,数字压控振荡器123输出到分频器124的信号的频率与鉴频器121的输入信号的频率之间的关系如下式所示:
[0079]
[0080]
上式中,f i为鉴频器121的输入信号的频率。
[0081]
例如,本公开的一些示例性实施例中的鉴频器121、控制器122、分频器124和数字压控振荡器123均为数字器件。也就是说,本公开的示例性实施例中的TAF-FLL可以为数字FLL,便于实现。
[0082]
下面将说明基于TAF-DPS实现的TAF-FLL的一种示例性结构。
[0083]
例如,根据本公开的示例性实施例的数字压控振荡器123可以包括TAF-DPS频率合成器1231。下面将参考图3描述根据本公开的示例性实施例的TAF-DPS频率合成器1231的工作原理。
[0084]
图3示出了根据本公开的示例性实施例的TAF-DPS频率合成器1231的原理示意图。图4示出了根据本公开的示例性实施例的K个相位均匀间隔的信号的示意图。图5示出了根据本公开的示例性实施例的TAF-DPS频率合成器的示例性电路实现框图。
[0085]
参考图3,TAF-DPS频率合成器1231可以被配置为:根据基本时间单元Δ和接收到的输入频率控制字F,生成第一周期和第二周期并通过使用第一周期和第二周期以交织方式生成时钟信号。
[0086]
TAF-DPS频率合成器1231分别接收K(K为大于1的整数)个相位均匀间隔的信号和频率控制字F=I+r,其中I是整数部分,r是分数部分(即小数部分),并且0≤r<1。基本时间单元Δ是K个相位均匀间隔的信号中的任意两个相邻的信号之间的相位差。TAF-DPS 1231具有一个输出端,用于输出合成的时钟信号。该合成的时钟信号是合成的时间平均频率时钟信号。根据接收的基本时间单元Δ和频率/周期控制字,TAF-DPS频率合成器1231 生成两种类型的周期,第一周期T A=I*Δ,并且第二周期T B=(I+1)*Δ。TAF-DPS频率合成器1231的输出时钟信号是通过使用两种类型的周期T A和T B以交织方式生成的时钟脉冲串,其中输出的时钟脉冲串的周期为T TAF=(1-r)*T A+r*T B=F*Δ。其中,第一周期T A以及第二周期T B出现的概率由分数r的值控制。频率控制字F通常由用户根据频率需要而输入。基本时间单元Δ通常根据电路设计的需要而设计。给定足够的资源(即,给予频率控制字F中的r足够的位的数目),则TAF-DPS频率合成器1231可以生成任何频率(任意频率生成)。此外,由于直接构成每个单独的脉冲,所以可以立即改变输出频率,也即快速频率切换。
[0087]
下面简单说明基本时间单元的设计方式。TAF-DPS频率合成器接收K个相位均匀间隔的信号。例如,可以通过约翰逊计数器(Johnson Counter)来生成K个相位均匀间隔的信号。参考图4,基本时间单元Δ是任意两个相邻的这种信号之间的相位差,K个信号的频率为f div,K个信号是均匀分布在f div这个周期里面的,那么基本时间单元Δ的值可以计算为:Δ=T div/K=1/(K·f div),其中。f div是K个信号的频率,K为大于1的整数。
[0088]
图5是图3所示的TAF-DPS频率合成器的示例性电路实现框图。参考图5,TAF-DPS频率合成器可以包括第一输入模块、第二输入模块43以及输出模块44。第一输入模块包括第一逻辑控制电路41、第二逻辑控制电路42。
[0089]
例如,参考图5,第一输入模块包括第一逻辑控制电路41和第二逻辑控制电路42。第一逻辑控制电路41包括第一加法器411、第一寄存器412和第二寄存器413。第二逻辑控制电路42包括第二加法器421、第三寄存器422和第四寄存器423。
[0090]
例如,参考图5,第二输入模块43包括第一K→1多路复用器431、第二K→1多路复用器432和2→1多路复用器433。第一K→1多路复用器431和第二K→1多路复用器432分别包括用于接收K(K为大于1的整数)个相位均匀间隔的信号的多个输入端、控制输入端和输出端。2→1多路复用器433包括控制输入端、输出端、用于接收第一K→1多路复用器431的输出的第一输入端和用于接收第二K→1多路复用器432的输出的第二输入端。
[0091]
例如,参考图5,输出模块44包括触发电路。触发电路用于生成脉冲串。 触发电路包括D触发器441、第一反相器442和第二反相器443。D触发器441包括数据输入端、用于接收来自2→1多路复用器433的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。第一反相器442包括用于接收第一时钟信号CLK1的输入端和用于输出信号到D触发器441的数据输入端的输出端。第二反相器443包括用于接收第一时钟信号CLK1的输入端和用于输出第二时钟信号CLK2的输出端。触发电路的输出端或第二反相器443的输出端可以作为TAF-DPS频率合成器的输出端。
[0092]
例如,参考图5,第一时钟信号CLK1连接到2→1多路复用器433的控制输入端,第一反向器442的输出端连接到D触发器441的数据输入端。
[0093]
例如,第一加法器411可以将频率控制字F和第一寄存器412存储的最高有效位(most significant bits,例如,5比特)相加,然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器412中;或者,第一加法器411可以将频率控制字F和第一寄存器412存储的所有信息相加,然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器412中。在下一个第二时钟信号CLK2的上升沿时,第一寄存器412存储的最高有效位将被存储到第二寄存器413中,并作为第一K→1多路复用器431的选择信号,用于从K个多相位输入信号中选择一个信号作为第一K→1多路复用器431的第一输出信号。
[0094]
例如,第二加法器421可以将频率控制字F/2和第一寄存器412存储的最高有效位相加,然后在第二时钟信号CLK2的上升沿时将相加结果保存到第三寄存器422中。在下一个第一时钟信号CLK1的上升沿时,第三寄存器422存储的信息将被存储到第四寄存器423中,并作为第二K→1多路复用器423的选择信号,用于从K个多相位输入信号中选择一个信号作为第二K→1多路复用器423的第二输出信号。
[0095]
例如,2→1多路复用器433可以在第一时钟信号CLK1的上升沿时,选择来自第一K→1多路复用器431的第一输出信号和来自第二K→1多路复用器432的第二输出信号中的一个作为2→1多路复用器433的输出信号,以作为D触发器441的输入时钟信号。
[0096]
根据上述的TAF-DPS频率合成器1231的原理,TAF-DPS频率合成器1231输出信号的频率和输入频率控制字的关系可以通过下式进行表示:
[0097]
[0098]
上式中,f o为TAF-DPS频率合成器1231的输出信号的频率,F为TAF-DPS频率合成器1231的输入的频率控制字,f Δ为TAF-DPS频率合成器1231中的基本时间单元Δ的倒数。TAF-FLL 12输出的频率控制字FREQ(即,数字压控振荡器123输出的频率控制字)为TAF-FLL 12锁定状态下TAF-DPS频率合成器1231的输入的频率控制字F。因此,TAF-FLL 12输出的频率控制字FREQ与TAF-FLL 12输出信号的频率可以通过下式进行表示:
[0099]
[0100]
根据之前的描述,在TAF-FLL 12锁定状态下数字压控振荡器123输出到分频器的信号的频率与鉴频器121的输入信号的频率之间的关系如下式所示:
[0101]
[0102]
通过结合数字压控振荡器123输出到分频器的信号的频率和输出的频率控制字的关系以及数字压控振荡器123输出到分频器的信号的频率与鉴频器121的输入信号的频率之间的关系,可以得到根据本公开的示例性实施例中的TAF-FLL 12的输出的频率控制字FREQ与输入信号的频率之间的关系:
[0103]
[0104]
下面将描述根据本公开的示例性实施例的TAF-FLL中的鉴频器121的一种示例性结构,该示例性结构工作方式是在Bang-Bang鉴频器的原理扩展而来。
[0105]
图6示出了根据本公开的示例性实施例的鉴频器的电路实现框图。图7A示出了根据本公开的示例性实施例的鉴频器生成第一子控制信号时的一种时序图。图7B示出了根据本公开的示例性实施例的鉴频器生成第一子控制信号时的另一种时序图。图7C示出了根据本公开的示例性实施例的鉴频器生 成第二子控制信号时的一种时序图。图7D示出了根据本公开的示例性实施例的鉴频器生成第二子控制信号时的另一种时序图。
[0106]
例如,如图6所示,鉴频器121可以包括第一电路1210、第二电路1211和第三分频电路1212。
[0107]
例如,如图7A至图7D所示,具有反馈频率f b的反馈信号S b的一个反馈周期T b可以包括第一边沿EG1、第二边沿EG2和第三边沿EG3,第二边沿EG2位于第一边沿EG1和第三边沿EG3之间。在图7A和图7B所示的示例中,第一边沿EG1和第三边沿EG3均为上升沿,即反馈信号S b从低电平变为高电平的边沿;第二边沿EG2则为下降沿,即反馈信号S b从高电平变为低电平的边沿。但本公开不限于此,第一边沿EG1和第三边沿EG3也可以均为下降沿,相应地,第二边沿EG2可以为上升沿。
[0108]
例如,在本公开中,鉴频器121的响应时间为反馈信号S b的一个反馈周期T b,响应速度快。
[0109]
需要说明的是,在图7A至图7D中,S i表示具有输入频率f i的输入信号,S im1表示具有第一中间频率f im1的第一中间信号,S b表示具有反馈频率f b的反馈信号。
[0110]
例如,如图6所示,第三分频电路1212被配置为接收具有输入频率f i的输入信号S i,并对其进行分频以得到具有第一中间频率f im1的第一中间信号S im1。例如,第三分频电路1212的第三分频系数为2。
[0111]
例如,如图6所示,第一电路1210被配置为判断并输出第一边沿EG1的第一逻辑值LO1、第二边沿EG2的第二逻辑值LO2和第三边沿EG3的第三逻辑值LO3。第二电路1211被配置为根据第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3,生成并输出第一子控制信号或第二子控制信号。
[0112]
例如,第一电路1210可以包括第一输入端、第二输入端、第一时钟端、第二时钟端、第一输出端、第二输出端和第三输出端。第一电路1210的第一输入端和第二输入端被配置为接收第一中间信号S im1,第一电路1210的第一时钟端和第二时钟端被配置为接收反馈信号S b,第一电路1210的第一输出端被配置为输出第一边沿EG1的第一逻辑值LO1,第一电路1210的第二输出端被配置为输出第二边沿EG2的第二逻辑值LO2,第一电路1210的第三输出端被配置为输出第三边沿EG3的第三逻辑值LO3。
[0113]
例如,第二电路1211可以包括第一输入端、第二输入端、第三输入端、第四输入端、第一输出端和第二输出端。第一电路1210的第一输出端与第二电路1211的第一输入端电连接,第一电路1210的第二输出端与第二电路1211的第二输入端和第三输入端电连接,第一电路1210的第三输出端与第二电路1211的第四输入端电连接,第二电路1211的第一输出端被配置为输出第一子控制信号,第二电路1211的第二输出端被配置为输出第二子控制信号。
[0114]
例如,在一个示例中,如图6所示,第一电路1210可以包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4和第一非门NR1。第二电路1211可以包括第一异或门XR1、第二异或门XR2、第二非门NR2、第三非门NR3、第一与门AR1和第二与门AR2。
[0115]
例如,每个D触发器可以包括数据输入端D、时钟输入端C、预置端SET、复位端CLR、输出端Q和输出端 例如,如图6所示,第一电路1210的第一输入端为第一D触发器D1的数据输入端D,第一电路1210的第二输入端为第三D触发器D3的数据输入端D,第一电路1210的第一时钟端为第一D触发器D1的时钟输入端C,第一电路1210的第二时钟端为第一非门NR1的输入端,第一电路1210的第一输出端为第一D触发器D1的输出端Q,第一电路1210的第二输出端为第四D触发器D4的输出端Q,第一电路1210的第三输出端为第二D触发器D2的输出端Q。
[0116]
例如,第二电路1211的第一输入端为第一异或门XR1的第一数据输入端,第二电路1211的第二输入端为第一异或门XR1的第二数据输入端,第二电路1211的第三输入端为第二异或门XR2的第二数据输入端,第二电路1211的第四输入端为第二异或门XR2的第一数据输入端,第二电路1211的第一输出端为第一与门AR1的输出端,第二电路1211的第二输出端为第二与门AR2的输出端。
[0117]
例如,如图6所示,第一D触发器D1的数据输入端D电连接至第三分频电路1212的输出端,且被配置为接收第一中间信号S im1,第一D触发器D1的时钟输入端C被配置为接收反馈信号S b,第一D触发器D1的输出端Q连接至第二D触发器D2的数据输入端D和第一异或门XR1的第一数据输入端,且第一D触发器D1的输出端Q被配置为输出第一逻辑值LO1。第 二D触发器D2的时钟输入端C被配置为接收反馈信号S b,第二D触发器D2的输出端Q连接至第二异或门XR2的第一数据输入端,第二D触发器D2的输出端Q被配置为输出第三逻辑值LO3。
[0118]
例如,如图6所示,第一非门NR1被配置为接收反馈信号S b,并对反馈信号S b进行反相以得到中间反馈信号。例如,第一非门NR1的输入端被配置为接收反馈信号,第一非门NR1的输出端被配置为输出中间反馈信号。
[0119]
例如,如图6所示,第三D触发器D3的数据输入端D电连接至第三分频电路1212的输出端,且被配置为接收第一中间信号S im1,第三D触发器D3的时钟输入端C电连接至第一非门NR1的输出端,且被配置为接收中间反馈信号,第三D触发器D3的输出端Q连接至第四D触发器D4的数据输入端D。第四D触发器D4的时钟输入端C被配置为接收反馈信号S b,第四D触发器D4的输出端Q连接至第一异或门XR1的第二数据输入端和第二异或门XR2的第二数据输入端,第四D触发器D4的输出端Q被配置为输出第二逻辑值LO2。
[0120]
例如,如图6所示,第一异或门XR1的输出端连接至第二非门NR2的输入端和第一与门AR1的第一数据输入端;第二异或门XR2的输出端连接至第三非门NR3的输入端和第一与门AR1的第二数据输入端;第二非门NR2的输出端连接至第二与门AR2的第一数据输入端,第三非门NR3的输出端连接至第二与门AR2的第二数据输入端;第一与门AR1的输出端被配置为输出第一子控制信号Cf,第二与门AR2的输出端被配置为输出第二子控制信号Cs。
[0121]
例如,如图7A所示,当输入频率f i大于反馈频率f b时,在某一时刻,与反馈信号S b的第一边沿EG1对应的第一中间信号S im1的电平为低电平,则此时第一边沿EG1的第一逻辑值LO1为0;与反馈信号S b的第二边沿EG2对应的第一中间信号S im1的电平为高电平,则此时第二边沿EG2的第二逻辑值LO2为1;与反馈信号S b的第三边沿EG3对应的第一中间信号S im1的电平为低电平,则此时第三边沿EG3的第三逻辑值LO3为0。在图7A所示的示例中,在该时刻,第一异或门XR1接收第一逻辑值LO1(即0)和第二逻辑值LO2(即1),并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值1,第二异或门XR2接收第二逻辑值LO2(即1)和第三逻辑值(即0),并根 据第二逻辑值LO2和第三逻辑值LO3输出逻辑值1。此时,第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值1,由此,第一与门AR1输出高电平的第一子控制信号Cf;第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值0,由此,第二与门AR2输出低电平的第二子控制信号Cs。
[0122]
例如,如图7B所示,当输入频率f i大于反馈频率f b时,在某一时刻,与反馈信号S b的第一边沿EG1对应的第一中间信号S im1的电平为高电平,则此时第一边沿EG1的第一逻辑值LO1为1;与反馈信号S b的第二边沿EG2对应的第一中间信号S im1的电平为低电平,则此时第二边沿EG2的第二逻辑值LO2为0;与反馈信号S b的第三边沿EG3对应的第一中间信号S im1的电平为高电平,则此时第三边沿EG3的第三逻辑值LO3为1。在图7B所示的示例中,在该时刻,第一异或门XR1接收第一逻辑值LO1(即1)和第二逻辑值LO2(即0),并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值1,第二异或门XR2接收第二逻辑值LO2(即0)和第三逻辑值LO3(即1),并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值1。此时,第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值1,由此,第一与门AR1输出高电平的第一子控制信号Cf;第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值0,由此,第二与门AR2输出低电平的第二子控制信号Cs。
[0123]
需要说明的是,在输入频率f i大于反馈频率f b的情况下,除了图7A和图7B所示的时刻之外,在第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3的控制下,第一异或门XR1和第二异或门XR2其中之一输出逻辑值1,另一个则输出逻辑值0,在这些情况下,第一与门AR1输出低电平的第一子控制信号Cf;第二与门AR2输出低电平的第二子控制信号Cs。
[0124]
例如,如图7C所示,当输入频率f i小于反馈频率f b时,在某一时刻,与反馈信号S b的第一边沿EG1对应的第一中间信号S im1的电平为高电平,则此时第一边沿EG1的第一逻辑值LO1为1;与反馈信号S b的第二边沿EG2对应的第一中间信号S im1的电平为高电平,则此时第二边沿EG2的第二逻辑值LO2为1;与反馈信号S b的第三边沿EG3对应的第一中间信号S im1的电平为高电平,则此时第三边沿EG3的第三逻辑值LO3为1。在图7C所示的 示例中,在该时刻,第一异或门XR1接收第一逻辑值LO1(即1)和第二逻辑值LO2(即1),并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值0,第二异或门XR2接收第二逻辑值LO2(即1)和第三逻辑值LO3(即1),并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值0。此时,第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值0,由此,第一与门AR1输出低电平的第一子控制信号Cf;第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值1,由此,第二与门AR2输出高电平的第二子控制信号Cs。
[0125]
例如,如图7D所示,当输入频率f i小于反馈频率f b时,在某一时刻,与反馈信号S b的第一边沿EG1对应的第一中间信号S im1的电平为低电平,则此时第一边沿EG1的第一逻辑值LO1为0;与反馈信号S b的第二边沿EG2对应的第一中间信号S im1的电平为低电平,则此时第二边沿EG2的第二逻辑值LO2为0;与反馈信号S b的第三边沿EG3对应的第一中间信号S im1的电平为低电平,则此时第三边沿EG3的第三逻辑值LO3为0。在图7D所示的示例中,在该时刻,第一异或门XR1接收第一逻辑值LO1(即0)和第二逻辑值LO2(即0),并根据第一逻辑值LO1和第二逻辑值LO2输出逻辑值0,第二异或门XR2接收第二逻辑值LO2(即0)和第三逻辑值LO3(即0),并根据第二逻辑值LO2和第三逻辑值LO3输出逻辑值0。此时,第一与门AR1的第一数据输入端和第二数据输入端均接收逻辑值0,由此,第一与门AR1输出低电平的第一子控制信号Cf;第二与门AR2的第一数据输入端和第二数据输入端均接收逻辑值1,由此,第二与门AR2输出高电平的第二子控制信号Cs。
[0126]
需要说明的是,在输入频率f i小于反馈频率f b的情况下,除了图7C和图7D所示的时刻之外,在第一逻辑值LO1、第二逻辑值LO2和第三逻辑值LO3的控制下,第一异或门XR1和第二异或门XR2其中之一输出逻辑值1,另一个则输出逻辑值0,在这些情况下,第一与门AR1输出低电平的第一子控制信号Cf;第二与门AR2输出低电平的第二子控制信号Cs。
[0127]
基于上述电路结构和原理,鉴频器121可以判断输入信号和反馈信号中的哪个信号的频率更快(或更慢),并根据判断结果输出第一子控制信号Cf或第二子控制信号Cs,以指示输入信号和反馈信号中的哪个信号的频率更快 (或更慢)。
[0128]
虽然上面已经描述了根据本公开的示例性实施例的TAF-FLL的结构,然而本公开不限于此。可以提供基于TAF-DPS实现的各种TAF-FLL。
[0129]
图8示出了根据本公开的示例性实施例的控制器122的结构示意图。
[0130]
例如,在一些实施例中,如图8所示,控制器122可以包括运算模块1220和存储模块1221。运算模块1220被配置根据第一子控制信号Cf,将当前频率控制字减去第一调节参数,以生成频率控制字F;或者,运算模块1220被配置为根据第二子控制信号Cs,将当前频率控制字加上第二调节参数,以生成频率控制字F。存储模块1221被配置为存储当前频率控制字和频率控制字F。
[0131]
例如,在一些实施例中,第一调节参数和第二调节参数的符号相同,第一调节参数和第二调节参数可以相同,且第一调节参数和第二调节参数均为1。但本公开不限于此,例如,第一调节参数和第二调节参数均为2;又例如,第一调节参数和第二调节参数也可以不相同,第一调节参数可以为1,而第二调节参数可以为2。在另一些实施例中,第一调节参数和第二调节参数的符号可以相反,例如,第一调节参数可以为-1,而第二调节参数可以为1,此时,控制器122可以包括加法器和存储模块。加法器被配置根据第一子控制信号Cf,将当前频率控制字加上第一调节参数,以生成频率控制字F;或者,加法器被配置为根据第二子控制信号Cs,将当前频率控制字加上第二调节参数,以生成频率控制字F。存储模块被配置为存储当前频率控制字和频率控制字F。
[0132]
例如,控制器122还可以包括输出模块(未示出),输出模块用于在时钟信号的控制下从例如存储模块1221获取频率控制字F,并将该频率控制字F输出至数字压控振荡器123。
[0133]
例如,存储模块1221可以为各种类型的存储介质。运算模块1220和输出模块可以利用硬件电路实现。运算模块1220例如可以采用晶体管、电阻、电容和放大器等元件构成。输出模块例如可以采用触发器等元件构成。当然,运算模块1220和输出模块的功能也可以通过软件实现。例如,存储模块1221中还可以存储计算机指令和数据,处理器可以执行存储模块1221中存储的计算机指令和数据以实现运算模块1220和输出模块的功能。
[0134]
此外,作为一种示例,振荡电路11可以是包括可变电阻(R)和电容(C)的RC振荡电路,其中,可变电阻为待测元件。RC振荡电路的输出信号的频率为:
[0135]
[0136]
上式中,f osc为RC振荡电路的输出信号的频率,R为可变电阻的电阻值,C为电容的电容值。可以看出,RC振荡电路的输出信号的频率与可变电阻的电阻值R相关联。然而,本公开实施例中的振荡电路的类型不限于此。通过将输出信号的频率与电阻值相关联,可以设计其它类型的振荡电路。
[0137]
在振荡电路11为RC振荡电路的实施例中,RC振荡电路的输出信号被输出到TAF-FLL 12,可以得到:
[0138]
[0139]
因此,RC振荡电路中的可变电阻的电阻值与TAF-FLL 12的关系可以通过下式来表示:
[0140]
[0141]
上式中,
[0142]
上式表明,通过TAF-FLL 12的输出的频率控制字FREQ可以得到可变电阻的电阻值。
[0143]
图9示出了根据本公开的示例性实施例的RC振荡电路的输出频率分别与可变电阻的电阻值和TAF-FLL 12输出的频率控制字FREQ之间的关系示意图,其中,横轴表示TAF-FLL 12输出的频率控制字FREQ(曲线I)或可变电阻的电阻值(曲线II)。从图9可以看出RC振荡电路的输出频率分别与可变电阻的电阻值、TAF-FLL 12输出的频率控制字FREQ成反比。图10示出了根据本公开的示例性实施例的可变电阻的电阻值与TAF-FLL 12的输出的频率控制字FREQ之间的关系示意图。从图10可以看出可变电阻的电阻值与TAF-FLL 12的输出的频率控制字FREQ呈线性关系。因此可以用 TAF-FLL 12的输出的频率控制字FREQ来表示可变电阻的电阻值,从而实现电阻的测量。并且,频率控制字FREQ的小数位数越多,代表测量精度越高。因此,根据本公开的实施例的测量装置可以实现高精度的测量。
[0144]
例如,根据本公开的一些示例性实施例的可变电阻可以为热敏电阻,以用于实现温度测量装置。热敏电阻的典型特点是对温度敏感,不同的温度下表现出不同的电阻值。热敏电阻按照温度系数不同分为正温度系数(Positive Temperature Coefficient,PTC)热敏电阻和负温度系数(Negative Temperature Coefficient,NTC)热敏电阻。PTC热敏电阻在温度越高时电阻值越大,NTC热敏电阻在温度越高时电阻值越低。本公开的实施例对于热敏电阻的类型、材料等不作限制,例如PTC热敏电阻可以为金属材料(铂电阻、镍电阻、铜电阻等)、高分子材料、化合物材料(例如钛酸钡、硫化银)、半导体材料等。下面以NTC热敏电阻为例进行说明。NTC热敏电阻的温度计算公式为:
[0145]
[0146]
上式中,T表示测量温度,R表示在温度为T时该热敏电阻的阻值,B表示该热敏电阻的敏感指数,T 0表示初始温度,R 0表示该热敏电阻的初始阻值。从上述公式可以看出只要得知热敏电阻的阻值R,即可计算出对应的热敏电阻所处的环境温度T。综合热敏电阻的电阻值与TAF-FLL 12输出的频率控制字FREQ之间的关系、以及热敏电阻的电阻值与热敏电阻所处的环境温度T之间的关系,可以得到如下式所示的、热敏电阻所处的环境温度T与TAF-FLL 12输出的频率控制字FREQ之间的关系:
[0147]
[0148]
其中,
[0149]
图11示出了NTC热敏电阻所处环境的温度与TAF-FLL 12的输出的控制字FREQ之间的关系示意图。从图11可以看出温度T是TAF-FLL 12的输出的频率控制字FREQ的单调函数,因此可以通过TAF-FLL 12的输出的频 率控制字FREQ得到NTC热敏电阻所处环境的温度,从而实现温度的测量。
[0150]
图12示出了根据本公开的示例性实施例的测量装置的结构示意图。参考图12,与图1中示出的测量装置相比,根据本公开的示例性实施例的测量装置还包括数字信号处理电路13,本公开的实施例对于数字信号处理电路13的具体构成或实现方式不作限制。TAF-FLL 12接收振荡电路11输出的具有振荡频率f i的信号,并且输出与该振荡频率f i相关联的频率控制字FREQ,数字信号处理电路13可以被配置为读取TAF-FLL 12输出的频率控制字FREQ,并且根据读取的频率控制字FREQ得到待测元件的元件值。
[0151]
例如,待测元件可以为可变电阻。在待测元件为可变电阻时,数字信号处理电路13可以被配置为接收TAF-FLL 12输出的频率控制字FREQ,并根据可变电阻的电阻值与TAF-FLL 12输出的频率控制字FREQ得到可变电阻的电阻值。可变电阻的电阻值与TAF-FLL 12的输出的频率控制字FREQ之间的关系可以参考之前的详细描述。
[0152]
作为另一示例,在可变电阻为热敏电阻时,数字信号处理电路13还可以被配置为:根据热敏电阻的电阻值得到热敏电阻所处的环境温度。热敏电阻的电阻值与热敏电阻所处的环境温度之间的关系可以参考之前的详细描述。
[0153]
根据本公开的示例性实施例,TAF-FLL 12和数字信号处理电路13均可以采用全数字设计,因此根据本公开的示例性实施例的测量装置易于集成,并且体积小、功耗低、可靠性高。
[0154]
根据本公开的示例性实施例,TAF-FLL 12和数字信号处理电路13可以设置在同一芯片之中。例如,TAF-FLL 12和数字信号处理电路13可以被集成在片上系统(System on Chip,SOC)中,或者被制造为单独的专用集成电路(Application Specific Integrated Circuit,ASIC),或至少部分采用可编程逻辑阵列FPGA实现等。
[0155]
以上描述了待测元件为可变电阻时的测量装置的示例性实施例。本领域技术人员应该清楚,可以采用类似的装置实现其它待测元件的元件值、或与待测元件的元件值相关联的其它参数的测量。例如,当待测元件为可变电容时,可以通过包括可变电容的振荡电路输出具有与可变电容的电容值相关联的振荡频率的信号,并通过时间平均频率锁频环的输出的频率控制字FREQ来得到可变电容的电容值,从而实现电容的测量。例如,当待测元件为可变 电感时,可以通过包括可变电感的振荡电路输出具有与可变电感的电感值相关联的振荡频率的信号,并通过时间平均频率锁频环的输出的频率控制字FREQ来得到可变电感的电感值,从而实现电感的测量。
[0156]
根据以上描述可以看出,本公开各种实施例提供的测量装置至少具有以下优点:
[0157]
1、由于测量装置中的TAF-FLL和数字信号处理电路可以采用全数字设计,因此本公开各种实施例提供的测量装置易于集成,并且体积小、功耗低、可靠性高。
[0158]
2、由于测量装置中的TAF-FLL的频率控制字FREQ的小数位数可以被设置为足够多,而频率控制字FREQ的小数位数越多,代表测量精度越高。因此,根据本公开的实施例的测量装置可以实现高精度的测量。
[0159]
图13示出了根据本公开的示例性实施例的测量方法的流程图。参考图13,根据本公开的示例性实施例的测量方法包括以下步骤:
[0160]
S11:使得振荡电路输出具有与待测元件的元件值相关联的频率的信号;
[0161]
S12:由时间平均频率锁频环(TAF-FLL)接收振荡电路输出的信号,并且输出与该振荡频率相关联的频率控制字;
[0162]
S13:由数字信号处理电路读取时间平均频率锁频环输出的频率控制字,并且根据时间平均频率锁频环输出的频率控制字得到待测元件的元件值。
[0163]
由于TAF-FLL输出的频率控制字与振荡电路的输出信号的频率相关联,而振荡电路的输出信号的频率又与待测元件的元件值相关联,因此可以由频率控制字来得到待测元件的元件值或与待测元件的元件值关联的其它参数。
[0164]
例如,待测元件可以为电阻、电容或电感之一。在待测元件为可变电阻时,图14示出了根据本公开的示例性实施例的电阻测量方法的流程图。
[0165]
参考图14,根据本公开的示例性实施例的电阻测量方法包括以下步骤:
[0166]
S21:使得振荡电路输出具有与可变电阻的电阻值相关联的频率的信号;
[0167]
S22:由时间平均频率锁频环(TAF-FLL)接收振荡电路输出的信号,并且输出与该振荡频率相关联的频率控制字;
[0168]
S23:由数字信号处理电路接收时间平均频率锁频环输出的频率控制字,并根据时间平均频率锁频环输出的频率控制字得到可变电阻的电阻值。
[0169]
由于TAF-FLL输出的频率控制字与振荡电路的输出信号的频率相关联,而振荡电路的输出信号的频率又与可变电阻的电阻值相关联,因此通过频率控制字可以获得可变电阻的电阻值,从而实现电阻的测量。需要说明,时间平均频率锁频环输出的频率控制字与可变电阻的电阻值之间的关系可以参考之前的描述。
[0170]
图15示出了根据本公开的示例性实施例的温度测量方法的流程图。参考图15,根据本公开的示例性实施例的温度测量方法包括以下步骤:
[0171]
S31:使得振荡电路输出具有与热敏电阻的电阻值相关联的振荡频率的信号;
[0172]
S32:由时间平均频率锁频环(TAF-FLL)接收振荡电路输出的信号,并且输出与该振荡频率相关联的频率控制字;
[0173]
S33:由数字信号处理电路接收时间平均频率锁频环输出的频率控制字,并根据时间平均频率锁频环输出的频率控制字得到热敏电阻所处的环境温度。
[0174]
步骤S33中,由于TAF-FLL输出的频率控制字与热敏电阻的电阻值相关联,而热敏电阻的电阻值与热敏电阻所处的环境温度相关联,因此通过热敏电阻的电阻值可以得到热敏电阻所处的环境温度,从而实现温度的测量。需要说明,时间平均频率锁频环输出的频率控制字与热敏电阻的电阻值或热敏电阻所处的环境温度之间的关系可以参考之前的描述。
[0175]
需要说明,本公开各种实施例提供的测量方法可以应用于上述任一实施例中的测量装置。
[0176]
以上描述了待测元件为可变电阻时的测量方法的示例性实施例。本领域技术人员应该清楚,可以采用类似的方法实现其它待测元件的元件值、或与待测元件的元件值相关联的其它参数的测量。例如,当待测元件为可变电容时,可以通过包括可变电容的振荡电路输出具有与可变电容的电容值相关联的振荡频率的信号,并通过时间平均频率锁频环的输出的频率控制字FREQ来得到可变电容的电容值,从而实现电容的测量。例如,当待测元件为可变电感时,可以通过包括可变电感的振荡电路输出具有与可变电感的电感值相关联的振荡频率的信号,并通过时间平均频率锁频环的输出的频率控制字FREQ来得到可变电感的电感值,从而实现电感的测量。
[0177]
根据以上描述可以看出,本公开各种实施例提供的测量方法至少具有以下优点:
[0178]
1、该测量方法中所采用的器件除振荡电路以外均为数字电路,因此该测量方法稳定可靠;
[0179]
2、该测量方法可以使TAF-FLL输出足够多位数的频率控制字,因此可以实现高精度的测量。
[0180]
以上所述仅是本公开的示范性实施方式,而非用于限制本公开的保护范围,本公开的保护范围由所附的权利要求确定。

权利要求书

[权利要求 1]
一种测量装置,包括: 振荡电路,包括待测元件并被配置为输出具有与待测元件的元件值相关联的振荡频率的信号; 时间平均频率锁频环,被配置为接收所述振荡电路输出的信号,并且输出与所述振荡频率相关联的频率控制字;以及 数字信号处理电路,被配置为读取所述时间平均频率锁频环输出的频率控制字,并且根据读取的频率控制字得到待测元件的元件值。
[权利要求 2]
根据权利要求1所述的测量装置,其中,所述时间平均频率锁频环包括:鉴频器、控制器、分频器和数字压控振荡器,其中, 所述鉴频器被配置为根据输入信号与所述分频器反馈的反馈信号输出控制信号到所述控制器; 所述控制器被配置为根据所述控制信号调整所述频率控制字,并将调整后的所述频率控制字输出到所述数字压控振荡器; 所述分频器被配置为对接收到的信号进行分频并将分频后的信号反馈到所述鉴频器,其中,所述分频比为N,N为大于等于1的实数;以及 所述数字压控振荡器被配置为基于时间平均频率直接周期合成输出具有与接收到的所述频率控制字相关联的频率的信号到所述分频器,并且输出所述时间平均频率锁频环锁定状态下所述数字压控振荡器接收到的频率控制字。
[权利要求 3]
根据权利要求2所述的测量装置,其中,所述鉴频器被配置为判断所述输入信号的输入频率和所述反馈信号的反馈频率的大小关系,以得到所述控制信号,其中,所述控制信号包括第一子控制信号和第二子控制信号,所述鉴频器被配置为在所述输入频率大于所述反馈频率时生成并输出所述第一子控制信号,所述鉴频器被配置为在所述输入频率小于所述反馈频率时生成并输出所述第二子控制信号。
[权利要求 4]
根据权利要求3所述的测量装置,其中,所述控制器被配置为根据所述第一子控制信号,将当前频率控制字减去第一调节参数,以生成所述调整后的频率控制字;或者,所述信号生成子电路被配置为根据所述第二子控制 信号,将所述当前频率控制字加上第二调节参数,以生成所述调整后的频率控制字。
[权利要求 5]
根据权利要求4所述的测量装置,其中,所述第一调节参数和所述第二调节参数均为1。
[权利要求 6]
根据权利要求2-5中任一所述的测量装置,其中,所述鉴频器包括第一电路、第二电路和第三分频电路, 其中,所述反馈信号的一个反馈周期包括第一边沿、第二边沿和第三边沿,所述第二边沿位于所述第一边沿和所述第三边沿之间, 所述第三分频电路被配置为接收所述输入信号,并对所述输入信号进行分频以得到具有第一中间频率的第一中间信号,所述第三分频电路的第三分频系数为2; 所述第一电路被配置为判断并输出所述第一边沿的第一逻辑值、所述第二边沿的第二逻辑值和所述第三边沿的第三逻辑值; 所述第二电路被配置为根据所述第一逻辑值、所述第二逻辑值和所述第三逻辑值,生成并输出所述第一子控制信号或所述第二子控制信号。
[权利要求 7]
根据权利要求6所述的测量装置,其中,所述第一电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器和第一非门,所述第二电路包括第一异或门、第二异或门、第二非门、第三非门、第一与门和第二与门, 所述第一D触发器的数据输入端被配置为接收所述第一中间信号,所述第一D触发器的时钟输入端被配置为接收所述反馈信号,所述第一D触发器的输出端连接至所述第二D触发器的数据输入端和所述第一异或门的第一数据输入端,所述第一D触发器的输出端被配置为输出所述第一逻辑值; 所述第二D触发器的时钟输入端被配置为接收所述反馈信号,所述第二D触发器的输出端连接至所述第二异或门的第一数据输入端,所述第二D触发器的输出端被配置为输出所述第三逻辑值; 所述第一非门被配置为接收所述反馈信号,并对所述反馈信号进行反相以得到中间反馈信号; 所述第三D触发器的数据输入端被配置为接收所述第一中间信号,所述第三D触发器的时钟输入端被配置为接收所述中间反馈信号,所述第三D触 发器的输出端连接至所述第四D触发器的数据输入端; 所述第四D触发器的时钟输入端被配置为接收所述反馈信号,所述第四D触发器的输出端连接至所述第一异或门的第二数据输入端和所述第二异或门的第二数据输入端,所述第四D触发器的输出端被配置为输出所述第二逻辑值; 所述第一异或门的输出端连接至所述第二非门的输入端和所述第一与门的第一数据输入端; 所述第二异或门的输出端连接至所述第三非门的输入端和所述第一与门的第二数据输入端; 所述第二非门的输出端连接至所述第二与门的第一数据输入端,所述第三非门的输出端连接至所述第二与门的第二数据输入端; 所述第一与门的输出端被配置为输出所述第一子控制信号,所述第二与门的输出端被配置为输出所述第二子控制信号。
[权利要求 8]
根据权利要求2所述的测量装置,其中,所述数字压控振荡器包括时间平均频率直接周期合成频率合成器,所述时间平均频率直接周期合成频率合成器被配置为:根据基本时间单元和接收到的输入频率控制字,生成第一周期和第二周期并通过使用所述第一周期和所述第二周期以交织方式生成时钟信号, 其中,所述基本时间单元为两个或更多个相位均匀间隔的信号中的任意两个相邻信号之间的相位差,所生成的时钟信号的通过下式表示: T TAF=(1-r)*T A+r*T B, 其中,T TAF为所生成的时钟信号的周期,T A为所述第一周期,T B为所述第二周期,r为控制所述第一周期以及所述第二周期的出现概率的数,并且0≤r<1。
[权利要求 9]
根据权利要求8所述的测量装置,其中,所述数字压控振荡器输出的频率控制字与所述振荡电路输出的振荡信号的频率的关系符合下式: 其中,f Δ为所述数字压控振荡器的基本时间单元的倒数,FREQ为所述数字压控振荡器输出的频率控制字,N为所述分频器的分频比,f i为所述振 荡电路输出的振荡信号的频率。
[权利要求 10]
根据权利要求1-9中任一所述的测量装置,其中,所述时间平均频率锁频环为全数字锁频环。
[权利要求 11]
根据权利要求1-10中任一所述的测量装置,其中,所述待测元件为可变电阻,所述数字信号处理电路被配置为根据读取的频率控制字得到所述可变电阻的电阻值。
[权利要求 12]
根据权利要求11所述的测量装置,其中,所述振荡电路为RC振荡电路, 所述可变电阻的电阻值与所述数字信号处理电路读取的频率控制字之间的关系符合下式: 其中,f Δ为所述时间平均频率锁频环中的数字压控振荡器的基本时间单元的倒数,N为所述时间平均频率锁频环中的分频器的分频比,FREQ为所述数字信号处理电路读取的频率控制字,R为所述可变电阻的电阻值,C为所述RC振荡电路的电容的电容值。
[权利要求 13]
根据权利要求11所述的测量装置,其中,所述可变电阻为热敏电阻,所述数字信号处理电路被配置为根据读取的频率控制字得到所述热敏电阻所处的环境温度。
[权利要求 14]
根据权利要求13所述的测量装置,其中,所述热敏电阻为正温度系数热敏电阻。
[权利要求 15]
根据权利要求13所述的测量装置,其中,所述振荡电路为RC振荡电路,所述热敏电阻为负温度系数热敏电阻, 所述热敏电阻所处的环境温度与数字信号处理电路读取的频率控制字之间的关系符合下式: 其中, T为所述热敏电阻所处的环境温度,f Δ为所述时间平均频率锁频环中的数字压控振荡器的基本时间单元的倒数,N为所述时间平均 频率锁频环中的分频器的分频比,FREQ为所述数字信号处理电路读取的频率控制字,R为所述热敏电阻的电阻值,B为所述热敏电阻的敏感指数,T 0为初始温度,R 0为所述热敏电阻的初始电阻值。
[权利要求 16]
根据权利要求1-10中任一所述的测量装置,其中,所述待测元件为可变电容,所述数字信号处理电路被配置为根据读取的频率控制字得到所述可变电容的电容值。
[权利要求 17]
根据权利要求1-10中任一所述的测量装置,其中,所述待测元件为可变电感,所述数字信号处理电路被配置为根据读取的频率控制字得到所述可变电感的电感值。
[权利要求 18]
根据权利要求1-17中任一所述的测量装置,其中,所述时间平均频率锁频环和所述数字信号处理电路设置在同一芯片之中。
[权利要求 19]
一种测量方法,包括: 使得振荡电路输出具有与待测元件的元件值相关联的振荡频率的信号; 由时间平均频率锁频环接收所述振荡电路输出的信号,并且输出与所述振荡频率相关联的频率控制字; 由数字信号处理电路读取所述时间平均频率锁频环输出的频率控制字,并且根据所述时间平均频率锁频环输出的频率控制字得到待测元件的元件值。
[权利要求 20]
根据权利要求19所述的测量方法,其中,所述待测元件为可变电阻,所述测量方法包括根据读取的频率控制字得到所述可变电阻的电阻值。
[权利要求 21]
根据权利要求20所述的测量方法,其中,所述可变电阻为热敏电阻,所述测量方法还包括: 由所述数字信号处理电路根据读取的频率控制字得到所述热敏电阻所处的环境温度。
[权利要求 22]
根据权利要求19所述的测量方法,其中,所述待测元件为可变电容,所述测量方法包括根据读取的频率控制字得到所述可变电容的电容值。
[权利要求 23]
根据权利要求19所述的测量方法,其中,所述待测元件为可变电感,所述测量方法包括根据读取的频率控制字得到所述可变电感的电感值。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]  
[ 图 4]  
[ 图 5]  
[ 图 6]  
[ 图 7A]  
[ 图 7B]  
[ 图 7C]  
[ 图 7D]  
[ 图 8]  
[ 图 9]  
[ 图 10]  
[ 图 11]  
[ 图 12]  
[ 图 13]  
[ 图 14]  
[ 图 15]