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1. WO2002021775 - PLURAL STATION MEMORY DATA SHARING SYSTEM

Note: Text based on automatic Optical Character Recognition processes. Please use the PDF version for legal matters

[ JA ]

請 求 の 範 囲

1 . 通信路 (33)により接続された複数の局の間でパケットを送受信する、複 数局メモリデータ共有システムであって、

各局が、メモリ(38)と、前記メモリを局外部からアクセスすることを可能 にするユーザーインターフェ一ス (32)と、バケツトを送信する送信ステートマ シーン (36)と、パケットを受信する受信ステートマシーン (35)と、内部時計 (39)と、許容時刻誤差判定回路 (34)と、送信ステートマシーン (36)および受信 ステートマシーン (35)からのアクセスと前記ユーザィンターフェ一ス (32)から のアクセスとの競合を調停する調停回路 (37)とを有するメモリ型局装置 (31)で あり、

各局に、 0 0、 0 1、 ···、 O Nの固有な局アドレス値を、それぞれ設定し、 パケットを前記通信路 (33)に送信するための所要時間と前記通信路 (33)上の 前記パケッ卜の伝達所要時間との和を、前記内部時計 (39)の時刻の 1単位時間 とし、

各時刻(τ 0 0, τ 0 1, ···, Τ 0 Ν) を、それぞれ、各局アドレス値に対応さ せ、

システム内の局内の前記内部時計 (39)が、全て、同一の時刻を示し、かつ時 刻 T Q 0から上限時刻 TM迄を周回し、

前記内部時計 (39)が、ある局の前記局アドレス値に対応する時刻を示すと、 その局の前記局ァドレス値に対応するメモリアドレス位置にある前記メモリ 内のデータを前記調停回路 (37)を介して読み出し、当該データを前記バケツト に埋め込み、前記パケットを前記通信路 (33)に送信し、

前記バケツトが正常に受信されると、前記受信されたバケツトから送信元 を認識し、前記受信パケット内の当該データを、送信元の前記局アドレス値 に対応するメモリアドレス位置に前記調停回路 (37)を介して書込み、

許容時刻誤差判定回路 (34)が、前記 1単位時間から算出される自局の内部時 計の正しい時刻と、前記内部時計が示す時刻とを比較し、それらの差が許容 値を超えている場合には、前記内部時計の時刻を前記正しい時刻に強制的に

校正する、

複数局メモリデータ共有システム。

2 . I /O端子出力ポート (92)と、 I /O端子入力ポート (93)と、出力アド レス設定回路 (94)と、出力ポートデータ保持回路 (95)と、パケットを送信する 送信ステートマシーン (36)と、バケツトを受信する受信ステートマシーン (35) と、内部時計 (39)と、許容時刻誤差判定回路 (34)とを有する I /O型局装置 (91)からなる局を、さらに、前記通信路 (33)に追加し、

前記内部時計 (39)が、ある Iノ〇型局装置 (91)からなる局の局ァドレス値に 対応する時刻を示すと、

その局の前記 I ZO端子入力ポート (93)からデータを読み出し、当該データ を前記バケツトに埋め込み、前記バケツトを前記通信路 (33)に送信し、 前記バケツトが正常に受信された場合で出力ァドレス設定回路 (94)の設定値 と送信元の局ァドレス値が一致した場合には、前記出力ポートデ一タ保持回 路 (95)に、前記受信パケット内の当該データを保持させ、前記 I /O端子出力 ポート (92)に前記受信バケツト内の当該データ取り出す、請求項 1に記載の複 数局メモリデータ共有システム。

3 . 前記パケット内のデータ長が固定で、前記メモリ型局装置が、パケッ ト送信回数設定回路 (101)を有し、自局アドレス値に対応する時刻からバケツ トを前記バケツト送信回数設定回路に設定された回数分連続して送信するこ とにより、複数局分のメモリアドレス幅を 1つの前記メモリ型局装置で占有 できるようにした請求項 1または 2に記載の複数局メモリデ一夕共有システ ム。

4. 前記パケット内データ長が可変で、且つデータ長の情報もパケット内 に付加されていて、前記メモリ型局装置が、局アドレス占有幅決定回路 (131) を有し、自局アドレス値に対応する時刻から前記局アドレス占有幅決定回路 により設定されたデータ長のパケットを送信することにより、複数局分のメ

モリアドレス幅を 1つの前記メモリ型局装置で占有できるようにした請求項 1または 2に記載の複数局メモリデータ共有システム。

5 . 前記パケット内に他局からの受信完了情報を付加し、当該受信完了情 報に基づく前記内部時計の一周回毎のハンドシェイク状態又は通信路 (33)の状 態を管理する受信状態管理レジス夕 (181)を前記メモリ型局装置内に設けた請 求項 1〜 4の何れかに記載の複数局メモリデータ共有システム。

6 . 前記請求項の何れかに記載の複数局メモリデータ共有システムの前記 メモリ型局装置を構成する半導体集積回路。

7 . 前記請求項の何れかに記載の複数局メモリデータ共有システムの前記 I /〇型局装置を構成する半導体集積回路。

8 . メモリ(38)と、前記メモリを局外部からアクセスすることを可能にす るユーザーインターフェース (32)と、パケットを送信する送信ステートマシー ン (36)と、パケットを受信する受信ステートマシーン (35)と、内部時計 (39)と、 許容時刻誤差判定回路 (34)と、送信ステ一トマシーン (36)および受信ステート マシーン (35)からのアクセスと前記ュ一ザインターフェース (32)からのァクセ スとの競合を調停する調停回路 (37)とを有するメモリ型局装置 (31)を実現する 電子回路。

9 . I ZO端子出力ポート (92)と、 I /O端子入力ポート (93)と、出力ァ ドレス設定回路 (94)と、出力ポートデータ保持回路 (95)と、パケットを送信す る送信ステートマシーン (36)と、パケットを受信する受信ステートマシーン (35)と、内部時計 (39)と、許容時刻誤差判定回路 (34)とを有する I ZO型局装 置 (91)を実現する電子回路。