Publication Number
WO/2026/085653
Publication Date
30.04.2026
International Application No.
PCT/CN2024/126046
International Filing Date
21.10.2024
Applicants
-
BOE TECHNOLOGY GROUP CO., LTD.
[CN]/[CN]
-
BEIJING BOE DISPLAY TECHNOLOGY CO., LTD.
[CN]/[CN]
Inventors
-
YANG, Tao
-
MIAO, Yingmeng
-
CHEN, Dongchuan
-
YANG, Yue
Priority Data
Publication Language
English (en)
Filing Language
English (en)
Designated States
AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CV, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IQ, IR, IS, IT, JM, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, MG, MK, MN, MU, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, WS, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, CV, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SC, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, ME, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Title
(EN) ARRAY SUBSTRATE AND DISPLAY APPARATUS
(FR) SUBSTRAT MATRICIEL ET APPAREIL D'AFFICHAGE
Abstract
(EN) An array substrate includes a plurality of pixels; a plurality of gate lines; and a plurality of data lines. A respective pixel of the plurality of pixels includes a plurality of subpixels arranged in at least two rows. A respective subpixel of the plurality of subpixels comprises one or more transistors and a first electrode. A total number of four gate lines are connected to transistors of subpixels in two rows of subpixels. The first electrode includes a first edge and a second edge. The first edge extends along a same direction as an extension direction of the plurality of gate lines. The second edge extends along a same direction as an extension direction of the plurality of data lines. A ratio of a length of the first edge to a length of the second edge is in a range of 3.5:3 to 4.5:3.
(FR) L'invention concerne un substrat matriciel qui comprend une pluralité de pixels ; une pluralité de lignes de grille ; et une pluralité de lignes de données. Un pixel respectif de la pluralité de pixels comprend une pluralité de sous-pixels agencés en au moins deux rangées. Un sous-pixel respectif de la pluralité de sous-pixels comprend un ou plusieurs transistors et une première électrode. Un nombre total de quatre lignes de grille est raccordé à des transistors de sous-pixels dans deux rangées de sous-pixels. La première électrode comprend un premier bord et un second bord. Le premier bord s'étend le long d'une même direction qu'une direction d'extension de la pluralité de lignes de grille. Le second bord s'étend le long d'une même direction qu'une direction d'extension de la pluralité de lignes de données. Un rapport d'une longueur du premier bord à une longueur du second bord est dans une plage de 3,5:3 à 4,5:3.
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