Processing

Please wait...

Settings

Settings

Goto Application

1. WO2013007137 - STOCHASTIC TIME-DIGITAL CONVERTER

Document

说明书

发明名称

技术领域

1  

背景技术

2   3   4  

对发明的公开

技术问题

5  

技术解决方案

6   7   8   9   10   11   12  

有益效果

13  

附图说明

14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29  

权利要求书

1   2   3   4  

附图

页1  页2  页3 

说明书

发明名称 : 一种随机时间-数字转换器

技术领域

技术领域

[1]
本发明涉及一种含输入切换电路的随机时间-数字转换器,可鉴别两个时钟信号上升沿的时间差并以数字形式表达出来。

背景技术

背景技术

[2]
TDC(Time-Digital Converter,时间-数字转换器)在集成电路中有着广泛的应用,主要用来为数字锁相环提供相位鉴别。此外,在核医学影像,激光范围探测,高能物理中检测粒子的半衰期等许多应用场合都依赖TDC来鉴别微小的时间(相位)差。TDC采用全数字工艺实现,随着工艺尺寸逐渐缩小,具有可移植性好的优势。此外,全数字的TDC电路具有更好的噪声免疫特性,功耗也更低。由于TDC是将时间(相位)差量化为数字输出,相对于传统的鉴频鉴相器,无论是鉴别精度还是锁定时间都大大提高了。
[3]
TDC是一种取代传统鉴相器的鉴别时间(相位)差的电路。在数字锁相环中,TDC输出的数字控制字反映了两个输入信号上升沿的时间差,并直接驱动振荡器调整频率,因此对于TDC的鉴定精度要求很高。第一种常用的结构是延迟线TDC,通过一串延迟很小的反相器串联构成延迟线,让其中一个输入信号通过延迟线传输,每经过一级延迟后与另一个输入信号比较,以此鉴别出两个信号上升沿的时间差。这种结构的TDC的分辨率等于每一级延迟器的延迟时间,因此对于工艺的依赖性非常严重,同时偏差很大,而且分辨率的进一步改善也受到限制。
[4]
另一种实现结构是随机时间-数字转换器(STDC)。当两个信号相位接近的时候,由于PVT的影响和器件的失配,比较器的判决会产生不确定性。而由这种不确定性导致的误差服从高斯分布。使用一定数量的相同的比较器组成阵列,采集它们的输出并进行分析,进而可以得到信号相位差的信息。这种结构可以达到很精细的分辨率,且对PVT的耐受性较好。但是由于可达到的分辨率与使用的比较器数量直接相关,因此,分辨率的改善需要较多的比较器数量,功耗、面积和硬件消耗都要不可避免的增大。

对发明的公开

技术问题

[5]
针对背景技术的缺陷,提供一种使用输入自动切换技术,包含输入切换电路的STDC。

技术解决方案

[6]
一种随机时间-数字转换器,包括STDC阵列和编码器,还包括输入切换电路,其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端,输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给STDC阵列的两个输入端,并同时输出触发控制信号至编码器;STDC阵列中每个比较器都独立的对两个时钟信号的快慢进行判断,并将判断结果送入编码器汇总处理,编码器输出两个时钟信号的相位差的大小和正负。
[7]
进一步的,本发明的随机时间-数字转换器,所述输入切换电路包括一个D触发器、四个与门和两个或门;其中,
[8]
第一时钟信号分别接D触发器的时钟端、第二与门和第三与门的第二输入端;D触发器的触发信号输出端分别接第一与门、第三与门的第一输入端以及编码器的第一输入端,D触发器输出的触发信号经过一级反相之后分别接D触发器的D输入端、第二与门和第四与门的第一输入端;
[9]
第二时钟信号分别接第一与门和第四与门的第二输入端;
[10]
第一与门和第二与门的输出端接第一或门的输入端,第三与门和第四与门的输出端接第二或门的输入端;第一或门、第二或门的输出端分别作为输入切换电路的第一输出端和第二输出端。
[11]
进一步的,本发明的随机时间-数字转换器,所述STDC阵列由64个相同的比较器单元构成,所述比较器单元采用传统的差分比较器级联RS锁存器的结构。
[12]
进一步的,本发明的随机时间-数字转换器,所述编码器采用64输入-7输出编码器。

有益效果

[13]
本发明通过在STDC的输入端加入了输入切换电路,对两个输入信号的上升沿实现交替切换操作,并驱动STDC,使两个输入信号交替连接比较器的输入端,从而最大程度的消除器件失配和工艺、电源电压、温度(PVT)对电路的影响,并充分利用了比较器的随机特性,使STDC中的等效比较器数量翻番。在STDC达到同样分辨率的条件下,使用的比较器数量减半,从而使硬件消耗、功耗、面积都达到减半的目的。

附图说明

[14]
图1为本发明的STDC主体电路框图。
[15]
图2为本发明的输入切换电路的门级电路原理图。
[16]
图3为本发明的输入切换电路的行为仿真图。
[17]
图4为本发明的STDC与传统的STDC传输特性对比图;其中图4-a是传统的STDC传输特性图,图4-b是本发明的STDC传输特性图。
[18]
图5为本发明的STDC的线性区传输特性图;其中实线是STDC的实际传输特性曲线,虚线是理想的传输曲线。
[19]
图中标号:clk1:第一时钟信号,clk2:第二时钟信号,sw:触发信号,out1:输入切换电路的第一输出端,out2:输入切换电路的第二输出端,AND1:第一与门,AND2:第二与门,AND3:第三与门,AND4:第四与门,OR1:第一或门,OR2:第二或门。

本发明的实施方式

[20]
下面结合附图对本发明的技术方案做进一步的详细说明:
[21]
如图1所示,该随机时间-数字转换器包含输入切换电路、STDC阵列和编码器三个部分,输入切换电路由数字逻辑电路实现,STDC阵列由64个相同的比较器单元构成,编码器是由sw信号控制的64-7编码器。两个时钟输入信号clk1、clk2接到输入切换电路的输入端,输入切换电路的输出out1、out2分别连接STDC阵列中每个比较器的输入端,输出信号sw连接编码器作为控制信号,是由clk1的下降沿触发的二分频信号。STDC产生的64位判决结果连接编码器,编码器产生7bit输出。
[22]
如图2所示,输入切换电路由数字逻辑电路实现,包含一个下降沿触发的D触发器,四个与门,两个或门。STDC阵列由64个相同的比较器单元构成,比较器单元采用经典的差分比较器级联RS锁存器的结构。
[23]
输入切换电路的主体部分由一个下降沿触发的D触发器,四个与门AND1、AND2、AND3、AND4,两个或门OR1、OR2组成。clk1接D触发器的时钟端,输出sw分别接与门AND1和AND3的一个输入端,并经过一级反相器之后接D触发器的输入端D、与门AND2和AND4的一个输入端。时钟信号clk1接与门AND2和AND3的另一个输入端,clk2接与门AND1和AND4的另一个输入端。与门AND1和AND2的输出接或门OR1的输入,与门AND3和AND4的输出接或门OR2的输入。OR1和OR2的输出分别作为整个输入切换电路的输出out2和out1。
[24]
图3为本发明的输入切换电路的行为仿真图。从图中可以看出,当sw为1时,输出out1的上升沿与输入clk1的上升沿对齐,输出out2的上升沿与输入clk2的上升沿对齐;而当sw为0时,输出out1的上升沿与输入clk2的上升沿对齐,输出out2的上升沿与输入clk1的上升沿对齐,实现了输入上升沿的交替切换。
[25]
图4为本发明的STDC与传统的STDC传输特性对比图;其中图4-a是传统的STDC传输特性图,图4-b是本发明的STDC传输特性图。从图4-a和图4-b的对比中可以看出,两种电路具有相同的有效鉴定范围;但是同样对于8×8的比较器阵列,传统的STDC只有6位输出,本发明的STDC可以有7位输出。在同样的硬件消耗条件下,本发明的STDC明显具有更高的精度。同样,如果要实现7bit的输出精度,本发明的STDC只需要64个比较器,而传统的STDC却需要128个比较器。
[26]
图5为本发明的STDC的线性区传输特性图;其中实线是STDC的实际传输特性曲线,虚线是理想的传输曲线。从图中可以看出,在线性区内,传输特性基本呈线性特征。
[27]
综上所述,本发明通过在STDC之前级联一个输入切换电路,将电路的两个输入信号以轮换交叉换位的形式输送给STDC的两个输入端,STDC中每个比较器都独立的对两个信号的快慢进行判断,并将结果送入编码器汇总处理,编码的输出结果就反映了两个输入信号的相位差的大小和正负。
[28]
根据STDC的工作原理,其鉴别分辨率的提高需要通过增加比较器的数量来实现,这样就不可避免的增加了功耗和面积的负担。在STDC前级联一个输入切换电路之后,两个输入信号clk1和clk2会交替地由两个输出端out1和out2输出,即:上一个周期,out1输出clk1,out2输出clk2;下一个周期,out1输出clk2,out2输出clk1。经过这样的输入切换处理之后,器件的失配和PVT对电路的影响在很大程度上被抑制了,提高了鉴别精准度。对于每相邻的两个周期,非理想因素对每个比较器产生的干扰都完全不同。从统计学的角度来说,这种做法等于增加了一个新的独立的样本。所以,STDC中等效比较器的数量翻倍,在使用一半的比较器数量时,STDC的分辨率没有降低,但是实际的硬件消耗大大减少了。
[29]
以上所述仅为本发明的较佳实施方式,本发明的保护范围并不以上述实施方式为限,但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化,皆应纳入权利要求书中记载的保护范围内。

权利要求书

[权利要求 1]
一种随机时间-数字转换器,包括STDC阵列和编码器,其特征在于:还包括输入切换电路,其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端,输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给STDC阵列的两个输入端,并同时输出触发控制信号至编码器;STDC阵列中每个比较器都独立的对两个时钟信号的快慢进行判断,并将判断结果送入编码器汇总处理,编码器输出两个时钟信号的相位差的大小和正负。
[权利要求 2]
根据权利要求1所述的一种随机时间-数字转换器,其特征在于:所述输入切换电路包括一个D触发器、四个与门、两个或门,其中, 第一时钟信号分别接D触发器的时钟端、第二与门和第三与门的第二输入端;D触发器的触发信号输出端分别接第一与门、第三与门的第一输入端以及编码器的第一输入端,D触发器输出的触发信号经过一级反相之后分别接D触发器的D输入端、第二与门和第四与门的第一输入端; 第二时钟信号分别接第一与门和第四与门的第二输入端; 第一与门和第二与门的输出端接第一或门的输入端,第三与门和第四与门的输出端接第二或门的输入端;第一或门、第二或门的输出端分别作为输入切换电路的第一输出端和第二输出端。
[权利要求 3]
根据权利要求1所述的一种随机时间-数字转换器,其特征在于:所述STDC阵列由64个相同的比较器单元构成,所述比较器单元采用传统的差分比较器级联RS锁存器的结构。
[权利要求 4]
根据权利要求1所述的一种随机时间-数字转换器,其特征在于:所述编码器采用64输入-7输出编码器。

附图