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1. WO2020133851 - ARRAY SUBSTRATE AND PREPARATION METHOD THEREFOR

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说明书

发明名称

技术领域

0001  

背景技术

0002   0003   0004   0005  

发明概述

技术问题

0006  

技术解决方案

0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040  

有益效果

0041  

附图说明

0042   0043   0044   0045   0046   0047  

本发明的实施方式

0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

附图

页1 

说明书

发明名称 : 阵列基板及其制备方法

技术领域

技术领域

[0001]
本申请涉及显示技术领域,尤其涉及一种阵列基板及其制备方法。

背景技术

背景技术

[0002]
随着液晶显示器的发展,高阶显示受到越来越多的重视,液晶显示的分辨率也越来越高,从高清度(Full High Definition,FHD)到超高清(High Definition,UD),在到目前各大显示器件争先开发的8K显示技术;分辨率的提升带来最直接的负面效应,就是栅极负载越来越大,电阻电容(Resistor Capacitor,RC)延迟成倍增长。
[0003]
现有技术的降低电阻电容延迟的主要方法是降低电阻,例如用金属铜线代替铝线,还有就是增加铜的厚度,以此来降低电阻,而达到降低RC延迟的目的。
[0004]
铜制程相对于铝制程而言,铜的蚀刻难度较高,需要使用到危险系数较高的氢氟酸(Hydro fluoric acid,HF),成本高。
[0005]
增加铜的厚度,一方面铜的沉积时间增加,蚀刻时间也相应增加,增加了物料成本及时间成本;另一方面铜膜厚度增加还会带来基板应力过高导致翘曲的问题。

发明概述

技术问题

[0006]
现有技术在降低RC延迟上存在着生产成本高和产品翘曲的问题。

技术解决方案

[0007]
本申请提供的阵列基板,通过增加扫描线与数据线在交叠处的距离,降低面板的RC延迟效应。
[0008]
为解决上述问题,本申请提供的技术方案如下:
[0009]
一种阵列基板,包括玻璃基板、制备于所述玻璃基板表面的栅极、扫描线、以及制备于所述基板表面且覆盖所述栅极和所述扫描线的垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域;
[0010]
所述垫高层包括第一垫高层和第二垫高层,所述第一垫高层覆盖所述栅极和所述扫描线,所述第二垫高层位于所述绝缘层的任意一侧。
[0011]
在本申请所提供的阵列基板中,所述垫高层的第一区域的高度,大于所述垫高层层的第二区域的高度。
[0012]
在本申请所提供的阵列基板中,所述第一垫高层采用氮化硅制备,所述第二垫高层采用可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵光阻材料制备。
[0013]
在本申请所提供的阵列基板中,所述第二垫高层覆盖所述第二区域之外的区域。
[0014]
在本申请所提供的阵列基板中,所述第二垫高层对应于所述第二区域的位置设有开口,所述栅极置于所述开口内。
[0015]
在本申请所提供的阵列基板中,所述第一垫高层采用氮化硅制备,所述第二垫高层采用可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵光阻材料制备。
[0016]
在本申请所提供的阵列基板中,所述垫高层的厚度为300-800Å。
[0017]
本申请还提供一种阵列基板,该阵列基板包括玻璃基板、制备于所述玻璃基板表面的栅极、扫描线、以及制备于所述基板表面且覆盖所述栅极和所述扫描线的垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域;
[0018]
所述垫高层包括第一垫高层和第二垫高层,所述第一垫高层覆盖所述栅极和所述扫描线,所述第二垫高层位于所述绝缘层的任意一侧;
[0019]
其中,所述第一垫高层采用氮化硅制备,所述第一垫高层的厚度为300-800Å;所述第二垫高层采用可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵光阻材料制备。
[0020]
在本申请所提供的阵列基板中,所述垫高层的第一区域的高度,大于所述垫高层层的第二区域的高度。
[0021]
在本申请所提供的阵列基板中,所述第二垫高层设置于所述第一区域内。
[0022]
在本申请所提供的阵列基板中,所述阵列基板包括阵列分布的像素单元,所述像素单元包括所述扫描线、与所述扫描线交错设置的数据线、以及连接所述扫描线和所述数据线的薄膜晶体管,所述第二垫高层位于所述扫描线与所述数据线的交叠处。
[0023]
在本申请所提供的阵列基板中,所述第二垫高层覆盖所述第二区域之外的区域。
[0024]
在本申请所提供的阵列基板中,所述第二垫高层对应于所述第二区域的位置设有开口,所述栅极置于所述开口内。
[0025]
依据本申请的上述目的,提供一种阵列基板制备方法,所述方法还包括以下步骤:
[0026]
步骤S10,提供玻璃基板,所述玻璃基板表面制备栅极和扫描线;
[0027]
步骤S20,玻璃基板表面制备第一垫高层,所述第一垫高层覆盖所述栅极和扫描线;
[0028]
步骤S30,第一垫高层表面显影曝光,剥离栅极表面的第一垫高层;
[0029]
步骤S40,在第一垫高层表面制备有第二垫高层,并将所述第一垫高层和第二垫高层作为垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域,其中所述第二垫高层位于所述扫描线与所述数据线的交叠处;
[0030]
步骤S50,对所述第二垫高层表面显影曝光,剥离所述扫描线上的第二垫高层,形成垫高层图案;
[0031]
步骤S60,第二垫高层表面沉积数据线;
[0032]
步骤S70,数据线表面沉积钝化层。
[0033]
根据本申请提供的一种阵列基板制备方法,所述第二垫高层包括第二垫高层第一部分和第二垫高层第二部分,所述步骤S40,具体包括:
[0034]
步骤S401,在第一垫高层上沉积第二垫高层第一部分,对所述第二垫高层第一部分表面显影曝光,保留所述扫描线一侧的第二垫高层第一部分,在所述扫描线和所述垫高层的交叠处留下第一绝缘层图案;
[0035]
步骤S402,在所述第二垫高层第一部分表面沉积第二垫高层第二部分,使第二垫高层第二部分的膜厚及膜质与包含栅极第二区域的垫高层相同。
[0036]
根据本申请提供的一种阵列基板制备方法,所述第二垫高层第一部分包括第一绝缘层、第二绝缘层与第三绝缘层,所述步骤S401,具体包括如下步骤:
[0037]
S4011,对所述第一垫高层表面沉积第一绝缘层,形成第一绝缘层图案,保留所述扫描线一侧的第一垫高层;
[0038]
S4012,在所述垫高层及绝缘层膜层表面沉积第二绝缘层,在所述薄膜晶体管表面间上挖开口,使所述薄膜晶体管表面有第二绝缘层图案;
[0039]
S4013,在所述开口和所述第二层绝缘层表面沉积第三绝缘层,使所述第三绝缘层的膜厚及膜质与所述薄膜晶体管的第二绝缘层相同;
[0040]
S4014,对所述第三绝缘层表面显影曝光,保留所述扫描线一侧的第二绝缘层,在所述扫描线和所述第一绝缘层的交叠处留下第二绝缘层图案。

有益效果

[0041]
本申请提供的阵列基板,通过增加扫描线与数据线在交叠处增加垫高层,提高扫描线与数据线之间的距离,降低面板的电阻电容延迟效应,进而提升了显示面板的显示品质。

附图说明

[0042]
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0043]
图1a-1g为本申请提供的阵列基板实施例一的制备流程结构示意图。
[0044]
图2为本申请实施例一提供的阵列基板的制备方法流程图。
[0045]
图3a-图3e为本申请提供的阵列基板实施例二的流程结构示意图。
[0046]
图4为本申请提供的阵列基板的第二垫高层结构示意图。
[0047]
图5为本申请提供的像素结构示意图。

本发明的实施方式

[0048]
以下各实施例的说明是参考附加的图示,用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本发明,而非用以限制本发明。在图中,结构相似的单元是用以相同标号表示。
[0049]
本申请针对现有技术阵列基板中存在电阻电容延迟效应,从降低阵列单元数据线和扫描线的电容的方向出发,在沉积数据线之前,覆盖一层低介电常数的有机物材料,如可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵(Black Martrix,BM)等光阻材料,并通过曝光显影,对其进行图形化,在数据线与扫描线交叠处制备所述有机物材料层,其膜厚为2um~4um,由电容的计算公式C=(εS)/d,在数据线与扫描线交叠处膜厚增加,且介电常数K值较小即ε变小,同时距离d变大,可知扫描线与数据线之间的电容变小,从而达到减小RC延迟的目的。
[0050]
实施例一
[0051]
图1a~图1g为本发明实施例提供的阵列基板的制备流程图。
[0052]
如图1a所示,包括玻璃基板101,所述玻璃基板表面制备有栅极102和扫描线109。
[0053]
如图1b所示,所述玻璃基板101表面制备有第一垫高层103,所述第一垫高层103覆盖所述栅极102和扫描线109。
[0054]
如图1c所示,玻璃基板101表面剥离栅极102表面的第一垫高层103,保留有所述扫描线109表面的第一垫高层103。
[0055]
如图1d所示,所述第一垫高层103,所述第一垫高层103表面制备有第二垫高层104,所述第二垫高层104位于所述扫描线109与所述数据线(图中未示出)的交叠处。
[0056]
如图1e所示,所述第二垫高层104表面剥离所述扫描线上的第二垫高层104,保留有所述栅极102表面的第二垫高层104,形成垫高层图案。
[0057]
如图1f所示,所述第二垫高层104表面沉积数据线105。
[0058]
如图1g所示,所述数据线105表面沉积钝化层106。
[0059]
如图2所示,本发明提供的阵列基板制备方法,所述方法包括:
[0060]
步骤S10,提供玻璃基板,所述玻璃基板表面制备栅极和扫描线。
[0061]
步骤S20,玻璃基板表面制备第一垫高层,所述第一垫高层覆盖所述栅极和扫描线。
[0062]
步骤S30,第一垫高层表面显影曝光,剥离所述栅极表面的第一垫高层。
[0063]
步骤S40,在第一垫高层表面制备有第二垫高层,并将所述第一垫高层和第二垫高层作为垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域,其中所述第二垫高层位于所述扫描线与所述数据线的交叠处。
[0064]
步骤S50,对所述第二垫高层表面显影曝光,剥离所述扫描线上的第二垫高层,形成垫高层图案。
[0065]
步骤S60,第二垫高层表面沉积数据线。
[0066]
步骤S70,数据线表面沉积钝化层。
[0067]
此方法制备的阵列基板,可以在不影响薄膜晶体管器件性能的前提下,降低电阻电容延迟。
[0068]
本实施例从降低电容的方向出发,在处薄膜晶体管处的垫高层膜厚不变的前提下,增加数据线与扫描线交叠处的垫高层膜厚,由电容的计算公式C=(εS)/d,垫高层膜厚增加,即距离d变大,可知扫描线与数据线之间的电容变小,从而达到减小电阻电容延迟的目的。
[0069]
实施例二
[0070]
如图3a~图3e,本实施例是在本发明实施例一中图2步骤S30 后面进行,由图3a所示,可知本发明实施例的工艺流程已完成步骤S10-S40。
[0071]
图3a~图3e为本申请实施例提供的阵列基板的制备流程图:
[0072]
如图3a所示,包括玻璃基板301,所述玻璃基板表面制备有栅极302和扫描线309,所述玻璃基板301表面制备有第一垫高层303 ,以及所述第一垫高层303表面制备有第二垫高层第一部分304。
[0073]
如图3b所示,所述第二垫高层第一部分304上制备有第二垫高层第二部分305。
[0074]
如图3c所示,所述第二垫高层第二部分305表面进行显影曝光,剥离所述栅线302上的第二垫高层第二部分305,形成垫高层图案。
[0075]
如图3d所示,所述第二垫高层304制备有数据线306。
[0076]
如图3e所示,所述数据线306制备有钝化层307。
[0077]
进一步的,所述第二垫高层304包括第二垫高层第一部分304和第二垫高层第二部分305,本发明提供的阵列基板制备方法根据所述方法包括:
[0078]
步骤S401,在扫描线上沉积第二垫高层第一部分304,对所述第二垫高层第一部分304表面显影曝光,保留所述扫描线309一侧的第二垫高层304,在所述扫描线309和所述第二垫高层304的交叠处留下第一绝缘层图案;
[0079]
步骤S402,在所述第二垫高层第一部分304表面沉积第二垫高层第二部分305,使第二垫高层第二部分305的膜厚及膜质与包含栅极的垫高层相同。
[0080]
实施例三
[0081]
本实施例是在本发明实施例一的图2中步骤S30后面进行,由图3a-图3e可知本申请实施例的工艺流程已经完成如下步骤S10-S30,并且在本实施例二中步骤S401具体包括:
[0082]
步骤S4011,对所述垫高层表面沉积第一绝缘层,形成第一绝缘层图案,保留垫高层及绝缘层膜层。
[0083]
步骤S4012,在所述垫高层膜层表面沉积第二绝缘层,并在第二绝缘层表面开设用以避开所述薄膜晶体管的开口,使所述薄膜晶体管表面有第二绝缘层图案。
[0084]
步骤S4013,在所述开口和所述第二绝缘层层表面沉积第三绝缘层,使所述第三层绝缘层的膜厚及膜质与所述薄膜晶体管的第二绝缘层相同。
[0085]
步骤S4014,对所述第三绝缘层表面显影曝光,保留所述扫描线一侧的第二绝缘层,在所述扫描线和所述第一绝缘层的交叠处留下第二绝缘层图案,即第一垫高层图案。
[0086]
如图4,为步骤S4012中的第二绝缘层408,所述第二绝缘层408表面通过曝光工艺形成有所述开口410,所述薄膜晶体管位于所述开口410内。
[0087]
进一步的,所述开口410面积刚好包裹所述栅极的第二区域。
[0088]
如图5为本发明提供的像素结构示意图,包括第二绝缘层508以及第二绝缘508表面通过曝光工艺形成的开口510,所述有源层504位于所述开口510内,其中扫描线509和数据线505垂直分布,所述数据线505和所述扫描线509材料为采用铝或铜制备。
[0089]
进一步的,本实施例中的第二垫高层507可以替换成有机光阻材料,所述有机材料层为可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵等光阻材料。
[0090]
进一步的,所述第二垫高层507的膜层厚度与所述玻璃基板栅线表面的垫高层的膜厚相同,所述第二垫高层507的膜层厚度为2um~4um。
[0091]
本实施例和上述实施例一和实施例二的出发点类似,其差异在于沉积第二垫高层之后,并对第二垫高层图案化,同样可以保证栅线处的第二区域只有垫高层的第二部分,后面的制程不变,该方法同样可以在不影响薄膜晶体管器件的性能的前提下,降低电阻电容延迟效应。
[0092]
在本实施例中,所述减小RC延迟的方法,可以应用于有机发光二极管(Organic Light-Emitting Diode,OLED)的薄膜晶体管(Thin Film Transistor,TFT)技术开发中,或量子点发光二极管(Quantum Dot Light Emitting Diodes,QLED)的TFT技术开发中,或微型二极管的TFT技术开发中。
[0093]
有益效果为:本申请从降低电容的方向出发,在保障薄膜晶体管处第二绝缘层膜厚不变的前提下,增加数据线与扫描线交叠处的第二绝缘层厚,第二绝缘层膜厚增加,即距离变大,可知扫描线与数据线之间的电容变小,降低面板的电阻电容延迟效应,进而提升了显示面板的显示品质。
[0094]
综上所述,虽然本申请已将优选实施例揭露如上,但上述优选实施例并非用以限制本申请,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。

权利要求书

[权利要求 1]
一种阵列基板,其中,所述阵列基板包括玻璃基板、制备于所述玻璃基板表面的栅极、扫描线、以及制备于所述基板表面且覆盖所述栅极和所述扫描线的垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域; 所述垫高层包括第一垫高层和第二垫高层,所述第一垫高层覆盖所述栅极和所述扫描线,所述第二垫高层位于所述绝缘层的任意一侧; 其中,所述第一垫高层采用氮化硅制备,所述第一垫高层的厚度为300-800Å;所述第二垫高层采用可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵光阻材料制备。
[权利要求 2]
根据权利要求1所述的阵列基板,其中,所述垫高层的第一区域的高度,大于所述垫高层层的第二区域的高度。
[权利要求 3]
根据权利要求2所述的阵列基板,其中,所述第二垫高层设置于所述第一区域内。
[权利要求 4]
根据权利要求2所述的阵列基板,其中,所述阵列基板包括阵列分布的像素单元,所述像素单元包括所述扫描线、与所述扫描线交错设置的数据线、以及连接所述扫描线和所述数据线的薄膜晶体管,所述第二垫高层位于所述扫描线与所述数据线的交叠处。
[权利要求 5]
根据权利要求2所述的阵列基板,其中,所述第二垫高层覆盖所述第二区域之外的区域。
[权利要求 6]
根据权利要求4所述的阵列基板,其中,所述第二垫高层对应于所述第二区域的位置设有开口,所述栅极置于所述开口内。
[权利要求 7]
一种阵列基板,其中,所述阵列基板包括玻璃基板、制备于所述玻璃基板表面的栅极、扫描线、以及制备于所述基板表面且覆盖所述栅极和所述扫描线的垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域; 所述垫高层包括第一垫高层和第二垫高层,所述第一垫高层覆盖所述栅极和所述扫描线,所述第二垫高层位于所述绝缘层的任意一侧。
[权利要求 8]
根据权利要求7所述的阵列基板,其中,所述垫高层的第一区域的高度,大于所述垫高层层的第二区域的高度。
[权利要求 9]
根据权利要求7所述的阵列基板,其中,所述第一垫高层采用氮化硅制备,所述第二垫高层采用可溶性聚四氟乙烯层、R/G/B三基色叠加层或者黑色矩阵光阻材料制备。
[权利要求 10]
根据权利要求8所述的阵列基板,其中,所述第二垫高层设置于所述第一区域内。
[权利要求 11]
根据权利要求8所述的阵列基板,其中,所述阵列基板包括阵列分布的像素单元,所述像素单元包括所述扫描线、与所述扫描线交错设置的数据线、以及连接所述扫描线和所述数据线的薄膜晶体管,所述第二垫高层位于所述扫描线与所述数据线的交叠处。
[权利要求 12]
根据权利要求8所述的阵列基板,其中,所述第二垫高层覆盖所述第二区域之外的区域。
[权利要求 13]
根据权利要求11所述的阵列基板,其中,所述第二垫高层对应于所述第二区域的位置设有开口,所述栅极置于所述开口内。
[权利要求 14]
根据权利要求7所述的阵列基板,其中,所述第一垫高层的厚度为300-800Å。
[权利要求 15]
一种阵列基板制备方法,其中,所述方法还包括以下步骤: 步骤S10,提供玻璃基板,所述玻璃基板表面制备栅极和扫描线; 步骤S20,玻璃基板表面制备第一垫高层,所述第一垫高层覆盖所述栅极和扫描线; 步骤S30,对所述第一垫高层表面显影曝光,剥离栅极表面的第一垫高层; 步骤S40,在第一垫高层表面制备有第二垫高层,并将所述第一垫高层和第二垫高层作为垫高层,所述垫高层包括对应于所述扫描线的第一区域,以及对应于所述栅极的第二区域,其中所述第二垫高层位于所述扫描线与所述数据线的交叠处; 步骤S50,对所述第二垫高层表面显影曝光,剥离所述扫描线上的第二垫高层,形成垫高层图案; 步骤S60,第二垫高层表面沉积数据线; 步骤S70,数据线表面沉积钝化层。
[权利要求 16]
根据权利要求15所述的阵列基板制备方法,其中,所述第二垫高层包括第一部分和第二部分,所述步骤S40,具体包括: 步骤S401,在第一垫高层上沉积第二垫高层第一部分,对所述第二垫高层第一部分表面显影曝光,保留所述扫描线一侧的第二垫高层第一部分,在所述扫描线和所述绝缘层的交叠处留下第一垫高层图案; 步骤S402,在所述第二垫高层第一部分表面沉积第二垫高层第二部分,使第二垫高层第二部分的膜厚及膜质与包含栅极第二区域的垫高层相同。
[权利要求 17]
根据权利要求16所述的真理基板的制备方法,其中,所述第二垫高层第一部分包括第一绝缘层、第二绝缘层与第三绝缘层,所述步骤S401,具体包括如下步骤: 步骤S4011,对所述第一垫高层表面沉积第一绝缘层,形成第一绝缘层图案,保留所述扫描线一侧的第一垫高层; 步骤S4012,在所述垫高层及绝缘层膜层表面沉积第二绝缘层,在所述薄膜晶体管表面间上挖开口,使所述薄膜晶体管表面有第二绝缘层图案; 步骤S4013,在所述开口和所述第二层绝缘层表面沉积第三绝缘层,使所述第三绝缘层的膜厚及膜质与所述薄膜晶体管的第二绝缘层相同; 步骤S4014,对所述第三绝缘层表面显影曝光,保留所述扫描线一侧的第二绝缘层,在所述扫描线和所述第一绝缘层的交叠处留下第二绝缘层图案,即第一垫高层图案。

附图