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1. WO2021039268 - SEMICONDUCTOR DEVICE

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007   0008  

課題を解決するための手段

0009   0010   0011   0012  

図面の簡単な説明

0013  

発明を実施するための形態

0014  

実施例 1

0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053  

実施例 2

0054   0055   0056   0057  

実施例 3

0058   0059   0060   0061   0062  

符号の説明

0063  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

図面

1   2   3   4   5   6   7   8   9   10   11A   11B   11C   11D   11E   11F   11G   11H   12A   12B   12C   12D   12E   12F   12G   12H   13A   13B   13C   13D   13E   13F   14A   14B   15A   15B   16A   16B   17A   17B  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、閾値電圧(Vth)の変動を小さくすることが可能なTFTを有する半導体装置に関する。

背景技術

[0002]
 薄膜トランジスタ(TFT、 Thin Film Transistor)は液晶表示装置や有機EL表示装置等に広く使用されているが、この他、マイクロLED表示装置、電子ペーパ等にも使用することが出来る。また、センサ等のスイッチング素子として使用することも可能である。一部の画像表示装置やセンサを含む半導体装置に使用されるTFTは、従来のTFTよりも高い駆動電圧で動作する場合が多い。
[0003]
 TFTでは、チャネル領域とドレイン領域との間に高電界が発生し、この部分において、ホットキャリアが発生する。ホットキャリアの影響によって、TFTの閾値電圧(Vth)が変動する問題が生ずる。この現象は、チャネル領域とドレイン領域との間に電気抵抗の遷移するLDD(Lightly Doped Drain)領域を形成することによって軽減することが出来る。
[0004]
 特許文献1には、トップゲート型TFTにおいて、ソース領域とドレイン領域は酸化物半導体をプラズマ処理することによって形成し、LDD領域はSiN膜を接触させることによって形成する構成が記載されている。特許文献2には、トップゲート型酸化物半導体TFTを、チャネル領域を構成する第1の酸化物半導体と、ソース、ドレイン領域を構成する第2の酸化物半導体で構成し、第2の酸化物半導体において、第1の酸化物半導体のチャネルと接触する部分は比較的高抵抗とし、他の部分は比較的低抵抗とする構成が記載されている。これによって、ゲート電極との寄生容量を低減することが記載されている。また、第2の酸化物半導体において、比較的抵抗が大きい部分をLDD領域として動作させことが記載されている。

先行技術文献

特許文献

[0005]
特許文献1 : 特開2017-76785号公報
特許文献2 : 特開2017-135408号公報

発明の概要

発明が解決しようとする課題

[0006]
 ポリシリコンを用いたTFTにおいては、チャネルとドレインの間で発生するホットキャリアの問題を対策するために、LDD領域を形成することがおこなわれている。これに対してワイドバンドギャップとなる酸化物半導体を用いたTFTにおいてはインパクトイオン化ならびにアバランシェ崩壊が生じにくく、ホットキャリアの問題が生じにくい。
[0007]
 しかしながら、TFTの駆動電圧が上昇すると、酸化物半導体においても、ホットキャリアの問題が生ずる。例えば、一部の半導体装置では、TFTのゲート電圧を38V程度にして動作させる場合がある。このような高電圧動作では、ホットキャリア劣化によるVthの変動が顕著になる。
[0008]
 本発明の課題は、酸化物半導体を用いたTFTにおいて、Vthの変動を抑制する構成を実現することである。

課題を解決するための手段

[0009]
 本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
[0010]
 (1)酸化物半導体によるTFTを有する半導体装置であって、前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、前記酸化物半導体の前記遷移領域の厚さは、前記チャネルの厚さよりも大きいことを特徴とする半導体装置。
[0011]
 (2)酸化物半導体によるTFTを有する半導体装置であって、前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、前記酸化物半導体を覆って第1のゲート絶縁膜が形成され、前記第1のゲート絶縁膜を覆って第2のゲート絶縁膜が形成され、前記第2のゲート絶縁膜には、前記遷移領域に対応する部分にスルーホールが形成され、前記第2のゲート絶縁膜と前記スルーホールを覆って第1のゲート電極が形成されていることを特徴とする半導体装置。
[0012]
 (3)酸化物半導体によるTFTを有する半導体装置であって、前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、前記チャネル領域の中央部分の厚さは60nm以下であり、前記遷移領域には、導電率を上げるためのイオンがドープされていることを特徴とする半導体装置。

図面の簡単な説明

[0013]
[図1] 酸化物半導体によるTFTの断面図である。
[図2] 閾値電圧の変動ΔVthを示すグラフである。
[図3] 酸化物半導体によるTFTを用いた半導体装置の一部の層構成を示す断面図である。
[図4] 酸化物半導体によるTFTをスイッチング素子とする半導体装置の等価回路である。
[図5] 酸化物半導体を用いたデュアルゲートタイプのTFTの詳細断面図である。
[図6] 酸化物半導体(OS)の膜厚と閾値電圧の変動ΔVthの関係を示すグラフである。
[図7] LDDの長さと閾値電圧の変動ΔVthの関係を示すグラフである。
[図8] 実施例1による酸化物半導体TFTの断面図である。
[図9] 実施例1による、他の例の酸化物半導体TFTの断面図である。
[図10] 実施例1による、さらに他の例の酸化物半導体TFTの断面図である。
[図11A] 第1の製造方法における第1工程を示す断面図である。
[図11B] 第1の製造方法における第2工程を示す断面図である。
[図11C] 第1の製造方法における第3工程を示す断面図である。
[図11D] 第1の製造方法における第4工程を示す断面図である。
[図11E] 第1の製造方法における第5工程を示す断面図である。
[図11F] 第1の製造方法における第6工程を示す断面図である。
[図11G] 第1の製造方法における第7工程を示す断面図である。
[図11H] 第1の製造方法における第8工程を示す断面図である。
[図12A] 第2の製造方法における第1工程を示す断面図である。
[図12B] 第2の製造方法における第2工程を示す断面図である。
[図12C] 第2の製造方法における第3工程を示す断面図である。
[図12D] 第2の製造方法における第4工程を示す断面図である。
[図12E] 第2の製造方法における第5工程を示す断面図である。
[図12F] 第2の製造方法における第6工程を示す断面図である。
[図12G] 第2の製造方法における第7工程を示す断面図である。
[図12H] 第2の製造方法における第8工程を示す断面図である。
[図13A] 第3の製造方法における第1工程を示す断面図である。
[図13B] 第3の製造方法における第2工程を示す断面図である。
[図13C] 第3の製造方法における第3工程を示す断面図である。
[図13D] 第3の製造方法における第4工程を示す断面図である。
[図13E] 第3の製造方法における第5工程を示す断面図である。
[図13F] 第3の製造方法における第6工程を示す断面図である。
[図14A] 実施例2の第1の態様における第1の工程を示す断面図である。
[図14B] 実施例2の第1の態様における第2の工程を示す断面図である。
[図15A] 実施例2の第2の態様における第1の工程を示す断面図である。
[図15B] 実施例2の第2の態様における第2の工程を示す断面図である。
[図16A] 実施例3の第1の態様における第1の工程を示す断面図である。
[図16B] 実施例3の第1の態様における第2の工程を示す断面図である。
[図17A] 実施例3の第2の態様における第1の工程を示す断面図である。
[図17B] 実施例3の第2の態様における第2の工程を示す断面図である。

発明を実施するための形態

[0014]
 以下、実施例によって本発明の内容を詳細に説明する。
実施例 1
[0015]
 図1は、通常の酸化物半導体の断面図である。以後酸化物半導体をOS(Oxide Semiconductor)と呼ぶこともある。図1は、トップゲート型のTFTであるが、以下の説明は、ボトムゲート型TFTの場合も同じである。図1において、ガラスで形成されたTFT基板100の上に下地膜90が形成され、その上に酸化物半導体104が形成されている。下地膜90には酸素を供給することが出来るシリコン酸化膜(以後SiO膜という)が使用される。
[0016]
 酸化物半導体において、チャネル領域104の両側はソース領域1042及びドレイン領域1043となっている。ソース領域1042及びドレイン領域1043は、例えば酸化物半導体に対してプラズマ処理をするか、イオン打ち込みを行うことによって形成される。
[0017]
 酸化物半導体104を覆ってゲート絶縁膜120が形成されている。ゲート絶縁膜120はSiO膜で形成される。酸化物半導体104に酸素を供給することを可能とするためである。ゲート絶縁膜120の上にゲート電極107が形成される。ゲート電極107を覆って層間絶縁膜130が形成される。ゲート絶縁膜120及び層間絶縁膜130にスルーホールを形成し、酸化物半導体104のドレイン領域1043とドレイン電極109の接続、あるいは、ソース領域1042とソース電極108の接続を可能にする。
[0018]
 n型チャネルを使用したTFTでは、チャネル領域104とドレイン領域1043の境界部付近のチャネル領域104に高電界の部分が発生し、この部分においてホットキャリアが発生する。TFTの動作中、ホットキャリアはゲート絶縁膜120に蓄積される。そうすると、TFTの閾値電圧Vthが変動する。
[0019]
 図2は酸化物半導体を用いたTFTの、閾値電圧Vthの変動を示すグラフである。図2において、横軸はゲート電圧(Vg)であり、縦軸はドレイン電流(A)である。縦軸はログスケールとなっている。ドレイン電流はドレイン電圧Vdによっても変化する。図2では、ドレイン電圧Vdが0.1Vの場合、15Vの場合、30Vの場合について記載している。図2において点線が閾値電圧Vthの初期特性であり、実線が、TFTを動作させた後の特性である。
[0020]
 図2の点線は、初期は、閾値電圧Vthは0Vであることを示している。図2の実線は、ゲート電圧Vgを38Vで動作させた場合、閾値電圧Vthの変動は、Vdが0.1Vの時は28V、Vdが15V、あるいは、30Vの時は22Vであることを示している。一般には、酸化物半導体はポリシリコンTFTにくらべてホットキャリア劣化が生じにくく、閾値電圧Vthの変動は生じにくいが、高電圧で動作させると、図2に示すように、非常に大きな変動をきたす。
[0021]
 本発明は、閾値電圧Vthの変動をチャネルとドレインとの間にLDDを形成することによって対策するものであるが、特に、LDDの構成に特徴がある。図3は半導体装置における、酸化物半導体によるTFTとその付近の層構成を示す断面図である。なお、図3で形成する等価回路は、例えば図4に示すようなものである。図4において、TFTは、信号に応じた電荷を蓄積容量Csに蓄積するためのスイッチング素子として動作する。蓄積容量Csは、例えば、映像装置においては、画素容量に対応する。
[0022]
 図3において、左側の構成がTFTであり、右側が蓄積容量Csである。TFTは、酸化物半導体の下側と上側にゲート電極が存在するデュアルゲート型TFTとなっている。図3の左側において、ガラス基板100の上にゲート電極101が形成され、これを覆って第1下ゲート絶縁膜102が窒化シリコン(以後SiNという)で形成され、これを覆って第2下ゲート絶縁膜103がSiOによって形成される。第2下ゲート絶縁膜103の上に酸化物半導体104が形成される。
[0023]
 酸化物半導体104の一方には、金属であるソース電極108が積層し、他方には、金属であるドレイン電極109が積層されている。酸化物半導体104、ソース電極108、ドレイン電極109を覆って第1上ゲート絶縁膜105がSiOによって形成され、これを覆って第2上ゲート絶縁膜106がSiNによって形成される。酸化物半導体104と接触する層は、上層も下層もいずれもSiOで形成されている。SiOから酸化物半導体104に酸素の供給を可能とするためである。第2上ゲート絶縁膜106の上に上ゲート電極107が形成されている。
[0024]
 上ゲート電極107、第2上ゲート絶縁膜106を覆って平坦化膜111が例えば有機膜によって形成されている。平坦化膜111の上には、蓄積容量の一方の電極を構成する容量電極112が形成されている。表示装置の場合は、これは、例えば、ITO(Indium Tin Oxide)で形成された画素電極になる。
[0025]
 図3において、第1上ゲート絶縁膜105、第2上ゲート絶縁膜106にスルーホールを形成し、中継電極110とドレイン電極109を接続する。さらに、平坦化膜111にスルーホールを形成し、容量電極112と中継電極111を接続する。なお、容量電極112は平坦化膜111の上側を図3の右側にも延在し、コモン電極114との間に蓄積容量Csを形成する。
[0026]
 図3の右側において、基板100の上にコモン配線113が延在し、第1下ゲート絶縁膜102および第2下ゲート絶縁膜103に形成されたスルーホールを介して、第2下ゲート絶縁膜103の上に形成されたコモン電極114と接続している。コモン電極114と容量電極112の間に蓄積容量Csが形成されている。図3における蓄積容量Csは厚い平坦化膜111を挟んで形成されているので、大きな容量にならないが、大きな容量が必要な場合は、他の絶縁膜を挟んで蓄積容量Csを形成すればよい。
[0027]
 図5は、TFT付近の拡大断面図である。図5では、下ゲート絶縁膜140は単純化して1層のSiO膜として記載している。図5において、酸化物半導体104は、下側に下ゲート電極101が存在し、上側に上ゲート電極107が存在するデュアルゲート構成となっている。酸化物半導体104には、左側において金属で形成されたソース電極108が積層し、右側において金属で形成されたドレイン電極109が積層している。
[0028]
 図5の酸化物半導体104において、中央部分の白抜きの部分がチャネル領域104であり、薄いドットの部分がLDD領域1401であり、濃いドットの部分がソース領域1042、あるいは、ドレイン領域1043である。金属が積層された部分の酸化物半導体は、酸素が金属に奪われるので、導通化し、ソース領域1042あるいはドレイン領域1043になっている。さらに、ソース領域1042あるいはドレイン領域1043の近傍における酸化物半導体からは酸素がドレイン領域1043あるいはソース領域1042に拡散するので、酸素がチャネル部分よりも少なくなっている。したがって、この部分は、酸化物半導体の抵抗がチャネルよりも小さく、ソース領域1042あるいはドレイン領域1043よりも大きい。つまりこの領域はLDD1041として作用させることが出来る。しかし、単にドレイン電極109およびソース電極108を酸化物半導体104に積層させただけでは、十分な閾値電圧の変動ΔVthの対策にはならない。
[0029]
 図6は、酸化物半導体の膜厚と閾値電圧の変動ΔVthの関係を示すグラフである。図6の横軸は図5に対応する酸化物半導体(OS)の膜厚(nm)であり、縦軸は閾値電圧Vthの変動ΔVth(V)である。図6に示すように、酸化物半導体104の膜厚が55nmを超えると、閾値電圧の変動ΔVthは急激に低下する。そして、膜厚が85nm以上となると、閾値電圧の変動ΔVthはほとんど観測されなくなる。
[0030]
 ところで、閾値電圧の変動ΔVthは、LDD領域1041におけるホットキャリアがゲート絶縁膜105に蓄積されるために生ずると考えることが出来る。したがって、図6における酸化物半導体104の膜厚の効果は、LDD領域1041の膜厚の効果であると考えることが出来る。一方、酸化物半導体のチャネル領域104の膜厚が大きくなると、OFF電流が大きくなる。したがって、チャネル領域104の酸化物半導体の膜厚は大きくすることが出来ない。チャネル領域104の厚さは60nm以下とすることが好ましい。
[0031]
 このように、閾値電圧の変動ΔVthを抑え、かつ、OFF電流の増大を抑えるためには、酸化物半導体の膜厚をチャネル領域104では薄くし、LDD領域1041で厚くすることで対策することが出来る。具体的には、OFF電流を考慮して、酸化物半導体のチャネル領域104の膜厚t1は60nm以下とし、閾値電圧の変動ΔVthの変動を考慮して、酸化物半導体のLDD領域1041の膜厚t2を85nm以上とする。言い方を変えると、t2はt1よりも25nm以上大きくすることが好ましい。因みに、チャネル領域104の厚さは、チャネル領域の中央部分、LDD領域1041の厚さはLDD領域の中央部分で測定したものである。
[0032]
 閾値電圧の変動ΔVthはLDD領域1041の長さの影響もうける。図7は、LDD領域1041の長さと閾値電圧の変動ΔVthの関係を示すグラフである。なお、この場合はLDD領域1041の長さとは、チャネル長方向の長さということが出来る。図7の横軸はLDD領域1041の長さ(μm)であり、縦軸は閾値電圧の変動ΔVth(V)である。図7において、閾値電圧の変動ΔVthは、LDD領域1041の長さがゼロから1μmまで、急激に低下する。そして、LDD領域1041の長さが2μm以上になると、閾値電圧の変動ΔVthは、ほぼゼロに抑えることが出来る。
[0033]
 実施例1におけるLDD領域1041の長さL1は、例えば、図8に示すように、ドレイン電極109の端部から、チャネル領域104とLDD領域1041との間に膜厚変化が生ずる段差部分までの距離と定義することが出来る。すなわち、LDD領域1041の長さを2μm以上とし、また、LDD領域1041の膜厚をチャネル領域の膜厚よりも大きくすることによって、閾値電圧の変動ΔVthを効果的に抑制することが出来る。
[0034]
 図8は、実施例1による酸化物半導体TFTの詳細断面図である。図8の酸化物半導体において、中央部分の白抜きの部分がチャネル領域104であり、薄いドットの部分がLDD領域1401であり、濃いドットの部分がソース領域1042、あるいは、ドレイン領域1043である。図8が図5と異なる点は、TFTを構成する酸化物半導体の膜厚がチャネル領域104、LDD領域1041、ドレイン領域1043(ソース領域1042も同じ)とで異なっていることである。すなわち、図8では、閾値電圧の変動ΔVthを抑制し、かつ、OFF電流の増加を防止するために、酸化物半導体のチャネル領域104の厚さをLDD領域1041の厚さよりも小さくしている。
[0035]
 図8の他の特徴は、酸化物半導体のドレイン領域1043(あるいはソース領域1042)の厚さt3が、酸化物半導体のLDD領域1041の厚さt2よりも大きいことである。この差は10nm以上であり、好ましくは10nm乃至15nmである。LDD領域1041の厚さt2がドレイン領域1043の厚さt3よりも大きくなっているのは、ドレイン領域1043を覆っているドレイン電極109をエッチングする際、LDD領域1041も若干エッチングすることによる。すなわち、金属であるドレイン電極109をLDD領域1041から完全に除去するためである。この構成を実現する具体的なプロセスは図11で説明する。
[0036]
 図8はTFTがいわゆるデュアルゲートの場合である。本発明は、デュアルゲートタイプのみでなく、トップゲートタイプあるいはボトムゲートタイプの場合にも適用することが出来る。図9はTFTがボトムゲートタイプの場合であり、図10はTFTがトップゲートタイプの場合である。図9も図10もゲート電極の構成の他は図8と同じである。
[0037]
 図11A乃至図11Hは、図8、図9、図10における、酸化物半導体付近の構成を実現するための第1の製造方法を示す断面図である。各図において、酸化物半導体104は、下ゲート絶縁膜140の上に形成されている。第1の製造方法の特徴は、チャネル領域104とLDD領域1041で膜厚の異なる酸化物半導体を形成するために、酸化物半導体104を2回のプロセスによって形成している点である。
[0038]
 図11Aは、絶縁膜140の上に酸化物半導体104を全面に被着し、酸化物半導体104のLDD領域1041、ソース領域1042及びドレイン領域1043に対応する部分にレジスト500を形成した状態を示す断面図である。図11Bは、レジスト500を用いて酸化物半導体104をエッチングした状態を示す断面図である。
[0039]
 図11Cは、図11Bにおけるレジスト500を剥離し、再び酸化物半導体104を全面に被着した状態である。図11Cにおいて、点線で示す部分は、図11Bに示すような、最初の酸化物半導体104が島状に形成された範囲を示すものである。図11Dは、TFTを構成する酸化物半導体104のみを残すために、レジスト500を形成した状態を示す断面図である。図11Eは、図11Dの状態で、酸化物半導体104をエッチングし、その後レジスト500を除去し、膜厚が部分的に異なる酸化物半導体膜104が形成された状態を示す断面図である。
[0040]
 図11Fは、図11Eで形成された酸化物半導体104を、ソース電極1042あるいはドレイン電極1043を構成するための金属膜150で覆い、その後、ソース電極1042及びドレイン電極1043を形成するために、レジスト500をパターニングした状態を示す断面図である。図11Gは、図11Fで形成したレジスト500を用いて金属膜150をエッチングし、ソース電極1042とドレイン電極1043を形成した状態を示す断面図である。
[0041]
 ところで、金属膜150をチャネル領域104及びLDD領域1041から確実に除去するためには、金属膜150のエッチングに加えて、チャネル領域104及びLDD領域1041も若干エッチングする必要がある。金属膜150をエッチングする条件によって、酸化物半導体104も若干エッチングすることが出来るので、金属膜150のエッチングと連続して酸化物半導体104をエッチングすることが出来る。このプロセスの結果が、酸化物半導体のドレイン領域1043(ソース領域1042)の厚さt3とLDD領域1041の膜厚t2の差(t3-t2)となる。
[0042]
 図11Hは、図11Gからレジスト500を除去した状態を示す断面図である。図11Hにおいて、時間の経過及び後の熱工程時に、酸化物半導体104のドレイン領域1043及びソース領域1042から酸素がドレイン電極109及びソース電極108によって奪われ、ドレイン領域1043及びソース領域1042が導通を持つようになる。一方、LDD領域1041からは酸素がドレイン領域1043またはソース領域1042に拡散し、LDD領域1041の比抵抗が、ドレイン領域1043(ソース領域1042)よりも大きく、チャネル領域104よりも小さくなる。
[0043]
 図12A乃至図12Hは、図8、図9、図10に示す、酸化物半導体付近の構成を実現するための第2の製造方法を示す断面図である。各図において、酸化物半導体104は、下ゲート絶縁膜140の上に形成されている。第2の製造方法の特徴は、チャネル領域104とLDD領域1041で膜厚の異なる酸化物半導体を形成するために、膜厚差を有する酸化物半導体104を、ハーフエッチング技術を用いて形成している点である。
[0044]
 図12Aは、ドレイン領域1043(ソース領域1042)と同じ厚さの酸化物半導体104を絶縁膜140の表面全体に被着し、LDD領域1041、ドレイン領域1043及びソース領域1042に対応する部分にレジスト500を形成した状態を示す断面図である。図12Bはレジスト500を用いて酸化物半導体104を、ドレイン領域1043(ソース領域1042)とチャネル領域104の膜厚差までエッチングを行った状態を示す断面図である。図12Cは、図12Bの状態からレジスト500を除去した状態を示す断面図である。
[0045]
 図12Dは、TFTを構成する酸化物半導体104のみを残すためにレジスト500を形成した状態を示す断面図である。図12Eは、レジスト500を用いてTFTを構成する酸化物半導体104のみを残して、他の酸化物半導体104を除去した状態を示す断面図である。このようにして、膜厚差を有する酸化物半導体104が形成される。
[0046]
 その後、図12F、図12G、図12Hに示すように、金属によってドレイン電極109、ソース電極108を形成し、酸化物半導体にチャネル領域104、LDD領域1041、ドレイン領域1043及びソース領域1042を形成する。図12F、図12G、図12Hに示すプロセスは、図11F、図11G、図11H示すプロセスと同じであるので、説明は省略する。
[0047]
 図13A乃至図13Fは、図8、図9、図10に示す、酸化物半導体付近の構成を実現するための第3の製造方法を示す断面図である。各図において、酸化物半導体104は、下ゲート絶縁膜140の上に形成されている。第3の製造方法の特徴は、チャネル領域104、LDD領域1041、ソース領域1042及びドレイン領域で膜厚の異なる酸化物半導体を形成するために、ドレイン電極109及びソース電極108を形成する時のレジスト500を後退させて、酸化物半導体をエッチングする技術を用いていることである。
[0048]
 図13Aは酸化物半導体104をパターニングした後、これを覆って、ソース電極108及びドレイン電極109を形成するための金属膜150を被着した状態を示す断面図である。この状態の酸化物半導体104の膜厚は、最終的なTFTにおけるソース領域1042及びドレイン領域1043と同じ厚さになっている。
[0049]
 図13Bは、ソース電極108、ドレイン電極109のパターニングとともに、酸化物半導体104をエッチングしてチャネル領域104を形成するためのレジスト500のパターニングをした状態を示す断面図である。図13Cは、このレジスト500を用いて金属150をエッチングしてソース電極108及びドレイン電極109を形成すると同時に、酸化物半導体104の一部もエッチングして酸化物半導体104にチャネル領域104を形成した状態を示す断面図である。図13Cにおける酸化物半導体のチャネル領域104の厚さt11は最終厚さであるt1よりも厚くなっている。チャネル領域104は、後の工程で再びエッチングされるからである。
[0050]
 図13Dは、図13Cの状態のレジスト500に対して酸素プラズマ等を用いてレジスト500を後退させた状態を示す断面図である。酸素プラズマによってレジスト500が後退した後では、ソース電極108及びドレイン電極109の一部と、酸化物半導体のチャネル領域104が露出している。
[0051]
 図13Eは、後退したレジスト500を用いてソース電極1042、ドレイン電極1043、及び、酸化物半導体104をエッチングした状態を示す断面図である。このエッチングにおいて、酸化物半導体のチャネル領域104は最終的な厚さであるt1までエッチングされる。また、ソース電極108及びドレイン電極109がエッチングされた後、酸化物半導体にLDD領域1041を確実に形成するために、LDD領域1041に対応する酸化物半導体にも若干エッチングを行う。したがって、酸化物半導体において、LDD領域1041対応する膜厚t2は、ソース領域1042、ドレイン領域1043に対応する膜厚t3よりも小さくなる。このようにして、酸化物半導体104、ドレイン電極108及びソース電極109の最終形状が決められる。
[0052]
 図13Fは、図13Eにおけるレジスト500を剥離した状態である。この状態において、酸化物半導体のドレイン領域1042及びソース領域1043は金属であるソース電極108及びドレイン電極109によって酸素を奪われるので導通化する。また、LDD領域1041は、酸素がソース領域1042あるいはドレイン領域1043に拡散するために、抵抗率がチャネル領域104よりも小さくなる。ただし、LDD領域1041の抵抗率は、ソース領域1042及びドレイン領域1043の抵抗率よりも大きい。
[0053]
 このように、実施例1の構成によって、酸化物半導体を用いたTFTにおいて、LDD領域1041を確実に形成することが出来、閾値電圧の変動ΔVthを抑えることが出来る。また、OFF電流の増大を抑えることも可能である。
実施例 2
[0054]
 図14A及び図14Bは実施例2の第1の態様を示す断面図である。図14Aは、TFT付近の拡大断面図である。図14Aにおいて、酸化物半導体はチャネル領域104もドレイン領域1043、ソース領域1042も同じ膜厚である他は、第1上ゲート絶縁膜105が形成されるまでは、実施例1の図8と同じである。図14Aにおいて、酸化物半導体にLDD領域1041が形成される領域に対応して第2上ゲート絶縁膜106にスルーホール200が形成されている。
[0055]
 図14Bは、第2上ゲート絶縁膜106及びスルーホール200を覆って上ゲート電極107を形成した状態を示す断面図である。図14Bにおいて、第2上ゲート絶縁膜106に形成されたスルーホール200にも金属であるゲート電極107が存在している。したがって、スルーホール200内のゲート電極107によって、酸化物半導体104から酸素が奪われる。そうすると、この部分は、チャネル領域104よりも抵抗率が小さくなる。しかし、この部分は、金属と接触しているソース領域1042及びドレイン領域1043よりも抵抗率が大きい。つまり、LDD領域1041として作用させることが出来る。本実施例形態の特徴は、第2上ゲート絶縁膜106に形成されたスルーホール200によって酸化物半導体のLDD領域1041の範囲を規定出来ることである。
[0056]
 図15A及び図15Bは、実施例2の第2の形態を示す断面図である。この形態は、実施例2の実施形態1と実施例1の構成を組み合わせたものである。図15Aが図14Aと異なる点は、酸化物半導体の厚さがチャネル領域104、LDD領域1041、ソース領域1042及びドレイン領域1043で異なっていることである。このような酸化物半導体は、実施例1で説明し第1の工程乃至第3の工程のいずれによっても形成することが出来る。
[0057]
 図15Bは、第2上ゲート絶縁膜106及びスルーホール200を覆って上ゲート電極107を形成した状態を示す断面図である。図15Bに示すように、LDD領域1041は上ゲート電極107によって酸素を抜かれる構成であるほか、チャネル領域104の膜厚がLDD領域1041の膜厚がよりも小さくなっているので、閾値電圧の変動ΔVthの抑制とリーク電流の低減の両方をより効果的に行うことが出来る。つまり、実施態様2は、実施例1の効果と実施例2の実施態様1の効果を合わせ持つことが出来る。
実施例 3
[0058]
 実施例3は、LDD領域1041をイオンインプランテーションによって形成する構成である。図16A及び図16Bは実施例3の第1の態様を示す断面図である。図16Aにおいて、酸化物半導体をパターニング後、チャネル領域104にレジストを形成し、LDD領域1041、ソース領域1042、ドレイン領域1043に対応する領域に、例えば、ボロン(B)をイオンインプランテーションによってドープする。
[0059]
 その後、ソース電極108、ドレイン電極109、第1上ゲート絶縁膜105、第2上ゲート絶縁膜106、及びゲート電極107を形成する。図16Bはこの状態を示す断面図である。図16Bは図5と同様な形状であるが、LDD領域1041がイオンインプランテーションによって形成されている点が異なっている。つまり、OFF電流を抑制できるように酸化物半導体104の膜厚を小さくした場合であっても、LDD領域の抵抗率はイオンインプランテーションのイオンの打ち込み量によって制御することが出来るので、閾値電圧の変動ΔVthの増加を抑えることが出来る。
[0060]
 図17A及び図17Bは実施例3の第2の態様を示す断面図である。図17Aにおいて、酸化物半導体をパターニング後、チャネル領域104にレジスト500を形成し、LDD領域1041、ソース領域1042、ドレイン領域1043に対応する領域に、例えば、ボロン(B)をイオンインプランテーションによってドープする。図17Aの構成は、図16Aの構成と似ているが、酸化物半導体の厚さが異なっている。図16Aにおける酸化物半導体104の厚さは、チャネル領域104の厚さt1になっているが、図17Aにおける酸化物半導体104の厚さはソース領域1042あるいはドレイン領域1043の厚さt3になっている。
[0061]
 その後、例えば、実施例1の第3のプロセスで説明したような工程によって、ドレイン電極109、ソース電極108、及び、膜厚差を有する酸化物半導体(104、1041、1042、1043)を形成する。その後、第1上ゲート絶縁膜105、第2上ゲート絶縁膜106、上ゲート電極107を形成する。図17Bはこの状態を示す断面図である。
[0062]
 図17Bは図8と同様な形状であるが、LDD領域1041がイオンインプランテーションによって形成されている点が異なっている。一方、チャネル領域104、LDD領域1041、及びドレイン領域1043(ソース領域1042)の間に膜厚差を持たせることによって、実施例1で説明した効果を持つことが出来る。したがって、実施態様2は、実施例1の効果と、実施例3の実施態様1で説明した効果を合わせ持つことが出来る。

符号の説明

[0063]
 90…下地膜、 100…基板、 101…下ゲート電極、 102…第1下ゲート絶縁膜、 103…第2下ゲート絶縁膜、 104…酸化物半導体、チャネル領域 105…第1上ゲート絶縁膜、 106…第2上ゲート絶縁膜、 107…上ゲート電極、 108…ソース電極、 109…ドレイン電極、 110…中継電極、 111…平坦化膜、 112…容量電極、 113…コモン線、 114…コモン電極、 115…画素電極、 116…配向膜、 120…上ゲート絶縁膜、 130…層間絶縁膜、 140…下ゲート絶縁膜、 150…ソース電極あるいはドレイン電極用金属膜、 200…スルーホール、 500…レジスト、 1041…LDD領域(遷移領域)、 1042…ソース領域、 1043…ドレイン領域、 Cs…保持容量

請求の範囲

[請求項1]
 酸化物半導体によるTFTを有する半導体装置であって、
 前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、
 前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、
 ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、
 前記酸化物半導体の前記遷移領域の厚さは、前記チャネル領域の厚さよりも大きいことを特徴とする半導体装置。
[請求項2]
 前記酸化物半導体の、前記ソース領域の厚さあるいは前記ドレイン領域の厚さは、前記遷移領域の厚さよりも大きいことを特徴とする請求項1に記載の半導体装置。
[請求項3]
 前記酸化物半導体において、前記チャネル領域の中央で測定した場合、前記チャネル領域の厚さは60nm以下であり、前記遷移領域の中央で測定した場合の前記遷移領域の厚さは85nm以上であることを特徴とする請求項1または2に記載の半導体装置。
[請求項4]
 前記酸化物半導体の、前記ソース領域の厚さあるいは前記ドレイン領域の厚さと、前記遷移領域の厚さの差は10nm以上であることを特徴とする請求項2に記載の半導体装置。
[請求項5]
 前記遷移領域の前記チャネル領域のチャネル長方法の長さは2μm以上であることを特徴とする請求項1乃至4に記載の半導体装置。
[請求項6]
 前記TFTはボトムゲートタイプであることを特徴とする請求項1に記載の半導体装置。
[請求項7]
 前記TFTはボトムゲートとトップゲートを有するデュアルゲートタイプであることを特徴とする請求項1に記載の半導体装置。
[請求項8]
 前記酸化物半導体を覆って第1のゲート絶縁膜が形成され、前記第1のゲート絶縁膜を覆って第2のゲート絶縁膜が形成され、
 前記第2のゲート絶縁膜には、前記遷移領域に対応する部分にスルーホールが形成され、
 前記第2のゲート絶縁膜と前記スルーホールを覆ってゲート電極が形成されていることを特徴とする請求項1に記載の半導体装置。
[請求項9]
 前記遷移領域には、導電率を上げるイオンがドープされていることを特徴とする請求項1に記載の半導体装置。
[請求項10]
 酸化物半導体によるTFTを有する半導体装置であって、
 前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、
 前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、
 ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、
 前記酸化物半導体を覆って第1のゲート絶縁膜が形成され、前記第1のゲート絶縁膜を覆って第2のゲート絶縁膜が形成され、
 前記第2のゲート絶縁膜には、前記遷移領域に対応する部分にスルーホールが形成され、
 前記第2のゲート絶縁膜と前記スルーホールを覆って第1のゲート電極が形成されていることを特徴とする半導体装置。
[請求項11]
 前記チャネル領域の厚さは60nm以下であることを特徴とする請求項10に記載の半導体装置。
[請求項12]
 前記遷移領域のチャネル長方向の長さは2μm以上であることを特徴とする請求項10に記載の半導体装置。
[請求項13]
 前記酸化物半導体の下には、第3のゲート絶縁膜が存在し、前記第3のゲート絶縁膜の下には、第2のゲート電極が存在することを特徴とする請求項10に記載の半導体装置。
[請求項14]
 酸化物半導体によるTFTを有する半導体装置であって、
 前記酸化物半導体は、チャネル領域、ソース領域、ドレイン領域と、前記チャネル領域と前記ソース領域、及び、前記チャネル領域と前記ドレイン領域の間に遷移領域を有し、
 前記遷移領域の抵抗率は、前記チャネル領域の抵抗率よりも小さく、前記ソース領域あるいは前記ドレイン領域の抵抗率よりも大きく、
 ソース電極は前記ソース領域と重複して形成され、ドレイン電極は前記ドレイン領域と重複して形成され、
 前記チャネル領域の中央部分の厚さは60nm以下であり、前記遷移領域には、導電率を上げるためのイオンがドープされていることを特徴とする半導体装置。
[請求項15]
 前記遷移領域のチャネル長方向の長さは2μm以上であることを特徴とする請求項14に記載の半導体装置。
[請求項16]
 前記TFTはボトムゲートタイプであることを特徴とする請求項14に記載の半導体装置。
[請求項17]
 前記TFTはボトムゲートとトップゲートを有するデュアルゲートタイプであことを特徴とする請求項14に記載の半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11A]

[ 図 11B]

[ 図 11C]

[ 図 11D]

[ 図 11E]

[ 図 11F]

[ 図 11G]

[ 図 11H]

[ 図 12A]

[ 図 12B]

[ 図 12C]

[ 図 12D]

[ 図 12E]

[ 図 12F]

[ 図 12G]

[ 図 12H]

[ 図 13A]

[ 図 13B]

[ 図 13C]

[ 図 13D]

[ 図 13E]

[ 図 13F]

[ 図 14A]

[ 図 14B]

[ 図 15A]

[ 図 15B]

[ 図 16A]

[ 図 16B]

[ 図 17A]

[ 図 17B]