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1. WO2018135159 - THREE-LEVEL INVERTER

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明 細 書

発明の名称 3レベル・インバータ

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008  

先行技術文献

特許文献

0009  

発明の概要

発明が解決しようとする課題

0010   0011   0012   0013   0014   0015  

課題を解決するための手段

0016   0017   0018   0019   0020   0021   0022  

発明の効果

0023  

図面の簡単な説明

0024  

発明を実施するための形態

0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049  

符号の説明

0050  

請求の範囲

1   2   3   4   5   6   7  

図面

1   2   3   4   5  

明 細 書

発明の名称 : 3レベル・インバータ

技術分野

[0001]
 本発明は、直流電圧を交流電圧に変換する3レベル・インバータに関する。

背景技術

[0002]
 直流電圧を交流電圧に変換する電力変換装置としてインバータが知られている。特に最近では、直流電圧Edからゼロ点を中心とした±EdのPWMパルス電圧を生成して交流出力を得る2レベル・インバータに比較して、ゼロ点を中心とした±Edと±(Ed/2)とからなる2種類のPWMパルス電圧を生成して交流出力を得る3レベル・インバータが注目されている。
[0003]
 図5は、いわゆるANPC(Advanced Neutral Point Clamped)方式の3レベル・インバータ1の概略構成を示す図である。この3レベル・インバータ1は、直流高電位端子Pと直流低電位端子Nとの間に印加される直流電圧Edを直流中間電圧(Ed/2)でクランプした電圧でスイッチングすることで、交流出力端子ACに上述した2段階の電圧レベルのPWMパルス電圧を生成する。これらのPWMパルス電圧を、例えば図示しないLCフィルタで濾波(フィルタリング)することで交流電圧が生成される。この3レベル・インバータ1により生成される交流電圧の波形は、2レベル・インバータにより生成される交流電圧の波形よりも滑らかな正弦波形に近いものとなる。
[0004]
 具体的には3レベル・インバータ1は、直流高電位端子Pと交流出力端子ACとの間に設けられて正電圧出力モード時にオン・オフされる第1の半導体スイッチング素子T1と、この第1の半導体スイッチング素子T1に逆並列に接続された第1の還流ダイオードD1とを備える。また3レベル・インバータ1は、直流高電位端子Pと対をなす直流低電位端子Nと交流出力端子ACとの間に設けられて負電圧出力モード時にオン・オフされる第2の半導体スイッチング素子T2と、この第2の半導体スイッチング素子T2に逆並列に接続された第2の還流ダイオードD2とを備える。ちなみに第1および第2の半導体スイッチング素子T1,T2は、例えば高耐圧のIGBT(Insulated Gate Bipolar Transistor)からなる。また第1および第2の還流ダイオードD1,D2は、一般的にはSiをベースとしたバイポーラ・ダイオードからなる。
[0005]
 更に3レベル・インバータ1は、直流中間電位端子Mと交流出力端子ACとの間に設けられた双方向スイッチ回路BSWを備える。この双方向スイッチ回路BSWは、例えば逆耐圧を有するIGBTからなる第3および第4の半導体スイッチング素子T3,T4を逆並列に接続して構成された、いわゆるRB-IGBT(Reverse Blocking IGBT)からなる。また直流中間電位端子Mには、直流高電位端子Pと直流低電位端子Nとの間に直列に設けられたコンデンサC1,C2により直流電圧Edを分圧した直流中間電圧(Ed/2)が印加される。
[0006]
 双方向スイッチ回路BSWは、直流中間電位端子Mに与えられる直流中間電圧(Ed/2)を交流出力端子ACに選択的に加えることで第1および第2の半導体スイッチング素子T1,T2にそれぞれ印加される電圧を、電圧Edまたは電圧(Ed/2)としてそれぞれ2段階に変化させる役割を担う。
[0007]
 このように構成された3レベル・インバータ1の基本動作については、例えば特許文献1等に詳しく紹介される通りである。ちなみに3相交流出力を得る電力変換装置は、上述した構成の3レベル・インバータ1を並列に3組設け、これらの3レベル・インバータ1を120°の位相差を持たせて駆動することでU相・V相・W相からなる3相の交流電圧を生成するように構成される。
[0008]
 ここで特許文献2には、第1および第2の還流ダイオードD1,D2として、従来一般的なシリコン(Si)をベースとしたバイポーラ・ダイオードに代えてワイドバンドギャップ半導体である、例えばシリコン・カーバイト(SiC)をベースとしたユニポーラ・ダイオードを用いることが提唱されている。このようなユニポーラ・ダイオード(SiCダイオード)を第1および第2の還流ダイオードD1,D2として用いることで、特許文献2に紹介されるように第1および第2の半導体スイッチング素子T1,T2の逆回復動作に伴うスイッチング損失、いわゆるリカバリ損失を抑えることが可能となる。

先行技術文献

特許文献

[0009]
特許文献1 : 特開2012-130224号公報
特許文献2 : 特開2014-57520号公報

発明の概要

発明が解決しようとする課題

[0010]
 ところで上述した構成の3レベル・インバータにおいて、例えば直流電圧Edが加わった状態で第2の半導体スイッチング素子T2がターン・オフすると、第2の半導体スイッチング素子T2の逆回復動作時に伴って本来オフ状態である第1の還流ダイオードD1を経由して1μs以下の微小時間に亘って逆回復電流が流れることがある。このような現象は直流電圧Edが加わった状態で第1の半導体スイッチング素子T1がターン・オフした場合にも同様に発生する。この場合には、第1の半導体スイッチング素子T1の逆回復動作時に伴って本来オフ状態である第2の還流ダイオードD2を経由して1μs以下の微小時間に亘って逆回復電流が流れる。
[0011]
 ちなみに第1の還流ダイオードD1を経由して流れる逆回復電流は、第2の半導体スイッチング素子T2に高いサージ電圧Vcepを発生させる要因となる。このサージ電圧Vcepは、電流経路の回路インダクタンスをLとし、ターン・オフ電流を[di/dt]としたとき
 Vcep=(Ed/2)+L×|di/dt|
として示される。
[0012]
 またサージ電圧Vcepが直流電圧Edよりも大きい場合、本来、双方向スイッチ回路BSWを経由して直流中間電位端子M側に流れる第2の半導体スイッチング素子T2のターン・オフ後の逆回復電流が、ユニポーラ・ダイオードからなる第1の還流ダイオードD1を経由して直流高電位端子P側に流れ易くなる。即ち、直流中間電位端子Mと交流出力端子ACとの間の回路インピーダンス(インダクタンス成分)が直流高電位端子Pと交流出力端子ACとの間の回路インピーダンス(インダクタンス成分)よりも大きいので、上述したターン・オフ電流が第1の還流ダイオードD1を介して流れ易くなる。
[0013]
 するとこの電流により第1の還流ダイオードD1に急峻な電圧変化が発生し、これによって第1の還流ダイオードD1が破壊に至る虞が生じる。しかも第1の還流ダイオードD1に発生した急峻な電圧変化により、その周波数成分が第1の半導体スイッチング素子T1の寄生容量Cresを経由して第1の半導体スイッチング素子に加わることでゲート電圧の急峻な変化を招来する恐れもある。このゲート電圧の急峻な変化は、第1の半導体スイッチング素子T1のゲート破壊の要因ともなる。更には第1の還流ダイオードD1を経由して流れる電流は、インバータにおける損失の発生要因ともなる。
[0014]
 同様に双方向スイッチ回路BSWを経由して直流中間電位端子M側に流れる第1の半導体スイッチング素子T1のターン・オフ電流が、ユニポーラ・ダイオードからなる第2の還流ダイオードD2を経由して直流低電位端子N側に流れ易くなる。従って第1の半導体スイッチング素子T1のターン・オフ時にも、上述した第2の半導体スイッチング素子T2のターン・オフ時と同様な問題が発生する。
[0015]
 本発明はこのような事情を考慮してなされたもので、その目的は、半導体スイッチング素子のターン・オフ時における還流電流の還流ダイオードを介する不要な流れを阻止し、その低損失化を図った簡易な構成の3レベル・インバータを提供することにある。

課題を解決するための手段

[0016]
 上述した目的を達成するべく本発明に係る3レベル・インバータは、
 直流高電位端子と交流出力端子との間に設けられて正電圧出力モード時にオン・オフされる第1の半導体スイッチング素子、並びにこの第1の半導体スイッチング素子に逆並列に設けられた第1の還流ダイオードと、
 直流高電位端子と対をなす直流低電位端子と前記交流出力端子との間に設けられて負電圧出力モード時にオン・オフされる第2の半導体スイッチング素子、並びにこの第2の半導体スイッチング素子に逆並列に設けられた第2の還流ダイオードと、
 前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧を分圧した直流中間電圧に応じて前記交流出力端子の電位を変化させて前記第1および第2の半導体スイッチング素子のゲート電圧を制御する半導体回路と、
 前記第1および第2の還流ダイオードにそれぞれ直列に接続された第1および第2のインダクタンス素子と
を備えたことを特徴としている。
[0017]
 ちなみに第1および第2のインダクタンス素子のそれぞれは、第1および第2の還流ダイオードを介して流れる還流電流に対する回路インピーダンスを高める役割を担う。
[0018]
 上記構成の3レベル・インバータによれば、第1および第2の還流ダイオードに、それぞれ直列に第1および第2のインダクタンス素子が接続される。そしてこれらのインダクタンス素子により第1および第2の還流ダイオードを介して流れる電流に対する回路インピーダンスが高められている。この結果、直流中間電位端子Mと交流出力端子ACとの間のインダクタンスが、直流高電位端子Pと交流出力端子ACとの間のインダクタンス並びに直流低電位端子Nと交流出力端子ACとの間のインダクタンスよりも小さくなる。これによって第1および第2の半導体スイッチング素子のターン・オフ時における電流が第1および第2の還流ダイオードを介して流れ難くなり、主として直流中間電位端子側に流れるようになる。
[0019]
 また前記第1および第2の半導体スイッチング素子のそれぞれは、例えばIGBT等からなる高耐圧の絶縁ゲート型半導体素子であって、前記第1および第2の還流ダイオードのそれぞれはユニポーラ型半導体素子からなる。具体的には前記ユニポーラ型半導体素子からなる第1および第2の還流ダイオードのそれぞれは、例えばSiCダイオードからなる。
[0020]
 また前記半導体回路は、例えば第3および第4の半導体スイッチング素子を逆並列に接続して構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路として実現される。或いは前記半導体回路は、通電方向を逆向きにして直列に接続した第3の半導体スイッチング素子と第4の半導体スイッチング素子と、これらの第3および第4の半導体スイッチング素子にそれぞれ逆並列に接続した第3および第4のダイオードとを備えて構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路として実現される。
[0021]
 尚、電力変換装置が、前記第1の半導体スイッチング素子と前記交流出力端子との間に設けられた第5の半導体スイッチング素子、および前記第2の半導体スイッチング素子と前記交流出力端子との間に設けられた第6の半導体スイッチング素子とからなる補助スイッチング回路を備えて構成される場合、前記半導体回路は、この補助スイッチング回路の両端間に前記直流中間電圧を選択的には印加するダイオード回路として実現される。
[0022]
 ここで前記直流中間電圧は、例えば前記直流高電位端子と前記直流低電位端子との間に設けられた第1および第2のコンデンサにより容量分圧して前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧の[1/2]倍の直流電圧として生成される。

発明の効果

[0023]
 本発明の3レベル・インバータによれば、半導体スイッチング素子のターン・オフ時に発生する電流の第1および第2の還流ダイオードを介する流れ出しを防ぐことができる。これ故、構成の徒な複雑化を招来することなしに低損失化を図ることが可能となる等の効果が奏せられる。

図面の簡単な説明

[0024]
[図1] 本発明の第1の実施形態に係るANPC方式の3レベル・インバータの概略構成図。
[図2] 本発明の第2の実施形態に係るANPC方式の3レベル・インバータの概略構成図。
[図3] 本発明の第3の実施形態に係るNPC方式の3レベル・インバータの概略構成図。
[図4] 本発明の第4の実施形態に係るNPC方式の3レベル・インバータの概略構成図。
[図5] 従来一般的なANPC方式の3レベル・インバータの概略構成図。

発明を実施するための形態

[0025]
 以下、図面を参照して本発明に係る3レベル・インバータの実施形態について説明する。
[0026]
 図1は本発明の第1の実施形態に係るANPC方式の3レベル・インバータ2の概略構成を示す図である。この3レベル・インバータ2は、基本的には図5に示した3レベル・インバータ1と同様に、直流高電位端子Pと交流出力端子ACとの間に設けられて正電圧出力モード時にオン・オフされる第1の半導体スイッチング素子T1と、直流高電位端子Pと対をなす直流低電位端子Nと交流出力端子ACとの間に設けられて負電圧出力モード時にオン・オフされる第2の半導体スイッチング素子T2とを備える。
[0027]
 尚、第1の半導体スイッチング素子T1には第1の還流ダイオードD1が逆並列に設けられ、第2の半導体スイッチング素子T2には第2の還流ダイオードD2が逆並列に設けられる。これらの第1および第2の還流ダイオードD1,D2は、ワイドバンドギャップ半導体であるユニポーラ・ダイオード、具体的にはシリコン・カーバイト(SiC)をベースとしたショットキー・バリア・ダイオードからなる。尚、図面において白抜きのダイオード記号は、ワイドバンドギャップ半導体のユニポーラ・ダイオードを示し、また塗り潰しのダイオード記号は、一般的なSiをベースとするバイポーラ・ダイオードまたはワイドバンドギャップ半導体のユニポーラ・ダイオードを示す。
[0028]
 また直流高電位端子Pと直流低電位端子Nとの間には、直列に接続された第1および第2のコンデンサC1,C2が設けられている。これらの第1および第2のコンデンサC1,C2は、直流高電位端子Pと直流低電位端子Nとの間に印加される直流電圧Edを分圧して直流中間電圧[Ed/2]を生成し、この直流中間電圧[Ed/2]を直流中間電位端子Mに与える役割を担う。
[0029]
 このようにして直流中間電圧[Ed/2]が与えられる直流中間電位端子Mと交流出力端子ACとの間に、交流出力端子ACの電位を変化させて第1および第2の半導体スイッチング素子T1,T2のオン・オフ動作電圧を制御する半導体回路として双方向スイッチ回路BSWが設けられる。この双方向スイッチ回路BSWは、例えば逆耐圧性を有するIGBTからなる第3および第4の半導体スイッチング素子T3,T4を逆並列に接続して構成された、いわゆるRB-IGBT(Reverse Blocking IGBT)からなる。
[0030]
 ここで本発明に係る3レベル・インバータが特徴とするところは、上述した構成に加えて更に第1の還流ダイオードD1に直列に接続される第1のインダクタンス素子L1を備える点にある。更に3レベル・インバータ2は、第2の還流ダイオードD2に直列に接続される第2のインダクタンス素子L2を備えることを特徴としている。
[0031]
 ちなみに第1および第2のインダクタンス素子L1,L2については、コイル等の独立した回路部品であっても良いが、例えばIGBTからなる第1および第2の半導体スイッチング素子T1,T2のコレクタ・エミッタ間に第1および第2の還流ダイオードD1を逆並列に接続する上での所定長の配線材として実現することも可能である。
[0032]
 尚、図1においては第1および第2の還流ダイオードD1,D2のアノード側に第1および第2のインダクタンス素子L1,L2をそれぞれ直列接続した例を示しているが、第1および第2の還流ダイオードD1,D2のカソード側に第1および第2のインダクタンス素子L1,L2をそれぞれ直列接続して設けることも勿論可能である。
[0033]
 このように本発明に係る3レベル・インバータにおいては、第1および第2の半導体スイッチング素子T1,T2のそれぞれに逆並列に接続された第1および第2の還流ダイオードD1,D2の各電流経路に第1および第2のインダクタンス素子L1,L2がそれぞれ直列に介装されている。従って第1および第2のインダクタンス素子L1,L2を経由する電流経路の回路インピーダンスを、双方向スイッチ回路BSWを経由する電流経路の回路インピーダンスよりもそれぞれ高くすることが可能となる。
[0034]
 従って上記構成の3レベル・インバータ2によれば、例えば正電圧出力モードにおいて直流電圧Edが加わった状態で第2の半導体スイッチング素子T2がターン・オフした際、第2の半導体スイッチング素子T2の逆回復動作時に伴って流れる逆回復電流は、専ら、回路インピーダンスの低い双方向スイッチ回路BSWを経由して流れる。換言すれば逆回復電流は、第1の還流ダイオードD1側には殆ど流れることがなくなる。同様に負電圧出力モードにおいて直流電圧Edが加わった状態で第1の半導体スイッチング素子T1がターン・オフした際、第1の半導体スイッチング素子T1の逆回復動作時に伴って流れる逆回復電流は、専ら、回路インピーダンスの低い双方向スイッチ回路BSWを経由して流れる。換言すれば逆回復電流は、第2の還流ダイオードD2側には殆ど流れることがなくなる。
[0035]
 この結果、第1および第2の還流ダイオードD1,D2を経由して逆回復電流が流れることがなくなるので、第1および第2の還流ダイオードD1,D2での無駄なエネルギ損失を抑えることが可能となる。しかも第1および第2の還流ダイオードD1,D2を経由する逆回復電流の流れを防止することができるので、前述した高いサージ電圧Vcepの発生を抑えることも可能となる。故に第1および第2の半導体スイッチング素子T1,T2におけるゲート電圧の振動(発振)を防止し、第1および第2の半導体スイッチング素子T1,T2のゲート破壊を未然に防ぐことが可能となる等の効果が奏せられる。この結果、第1および第2の還流ダイオードとしてユニポーラ・ダイオードを採用した場合であっても第1および第2の還流ダイオードでの損失を効果的に低減することができる。
[0036]
 しかも第1および第2の還流ダイオードをそれぞれ含む回路インダクタンスについては、3レベル・インバータをモジュール化するに際して、例えば第1および第2の半導体スイッチング素子に対する第1および第2の還流ダイオードに対する配線長を長く設定する等して容易に対処することかできる。
[0037]
 図2(a)(b)は、本発明に係る3レベル・インバータの第2の実施形態をそれぞれ示している。この実施形態に係る3レベル・インバータ3は、基本的には図1に示した3レベル・インバータ2と同様に構成される。しかし直流中間電位端子Mと交流出力端子ACとの間に設けられる双方向スイッチ回路BSWが、図2(a)(b)に示すように通電方向を逆向きにして直列に接続した、例えば一般的なIGBTからなる第3の半導体スイッチング素子T3と第4の半導体スイッチング素子T4とにより構成している点を異にしている。
[0038]
 これらの第3および第4の半導体スイッチング素子T3,T4は、前述したRB-IGBTと異なって逆耐圧性を有しないので、第3および第4の半導体スイッチング素子T3,T4には、それぞれ第3および第4のダイオードD3,D4が逆並列に接続される。尚、双方向スイッチ回路BSWは、図2(c)に示す変形例のように、第3の半導体スイッチング素子T3とダイオードD3aを直列接続した回路と、第4の半導体スイッチング素子T4とダイオードD4aを直列接続した回路とを並列に接続して構成するようにしても良い。
[0039]
 このように構成された3レベル・インバータ3においても、図1に示した3レベル・インバータ2と同様に、第1および第2の還流ダイオードD1,D2に対してそれぞれ直列にインダクタンス素子L1,L2が接続される。
[0040]
 従って図2(a)(b)(c)に示す構成の3レベル・インバータ3においても、図1を参照して説明した3レベル・インバータ2と同様に第1および第2の還流ダイオードD1,D2を経由する電流経路の回路インピーダンスを高くすることができる。故に第1および第2の半導体スイッチング素子T1,T2のターン・オフ時における瞬時的な逆回復電流の流れを防止することができ、逆回復電流の全てを双方向スイッチ回路BSWを経由させて直流中間電位端子M側に流すことができる。従って第1および第2の還流ダイオードD1,D2を介する逆回復電流の無駄な電力消費を抑えてスイッチング損失(リカバリ損失)を低減することが可能となる。
[0041]
 次に本発明の第3および第4の実施形態について説明する。この3レベル・インバータは、図3および図4にそれぞれ示すようにNPC(Neutral Point Clamped)方式の3レベル・インバータ4,5として実現される。
[0042]
 具体的にはNPC方式の3レベル・インバータ4,5は、第1の半導体スイッチング素子T1と交流出力端子ACとの間に第5の半導体スイッチング素子T5を設けると共に、第2の半導体スイッチング素子T2と交流出力端子ACとの間に第6の半導体スイッチング素子T6を設けて構成される。尚、これらの第5および第6の半導体スイッチング素子T5,T6にも第5および第6の還流ダイオードD5,D6がそれぞれ逆並列に接続される。ちなみに第1、第2、第5および第6の還流ダイオードD1,D2,D5,D6は、例えばシリコン・カーバイト(SiC)をベースとするユニポーラ半導体としてのショットキー・バリア・ダイオードからなる。
[0043]
 更に3レベル・インバータ4,5は、第1の半導体スイッチング素子T1と第5の半導体スイッチング素子T5との接続点にダイオードD7を順方向に介して直流中間電圧(Ed/2)を印加すると共に、第2の半導体スイッチング素子T2と第6の半導体スイッチング素子T6との接続点にダイオードD8を逆方向に介して直流中間電圧(Ed/2)を印加するように構成される。これらのダイオードD7,D8は、前述した第1および第2の半導体スイッチング素子T1,T2にそれぞれ印加される電圧を定常的に直流中間電圧(Ed/2)でクランプする役割を担う。
[0044]
 基本的にはこのように構成される3レベル・インバータ4においても、ユニポーラ半導体からなる第1、第2、第5および第6の還流ダイオードD1,D2,D5,D6のそれぞれにインダクタンス素子L1,L2,L5,L6が直列に接続される。尚、図4に示す3レベル・インバータ5は、第5および第6の還流ダイオードD5,D6を一般的なバイポーラ・ダイオードD9,D10とし、直流電圧Edのスイッチングに直接的に関与する第1および第2の半導体スイッチング素子T1,T2に逆並列に接続した第1および第2の還流ダイオードD1,D2だけをユニポーラ・ダイオードとしたものである。
[0045]
 従ってこのように構成された3レベル・インバータ4,5においても、先に第1および第2の実施形態として説明した3レベル・インバータ2,3と同様に第1および第2のインダクタンス素子L1,L2を経由する電流経路の回路インピーダンスを、ダイオードD7,D8を経由する電流経路の回路インピーダンスよりもそれぞれ高くすることが可能となる。
[0046]
 故に第3および第4の実施形態に係る3レベル・インバータ4,5においても先に説明した第1および第2の実施形態に係る3レベル・インバータ2,3と同様に、第1および第2の還流ダイオードD1,D2を経由する逆回復電流の流れを効果的に防止することができる。そして第1および第2の半導体スイッチング素子T1,T2における前述した高いサージ電圧Vcepの発生を抑えることが可能となる。この結果、第1および第2の半導体スイッチング素子T1,T2におけるゲート電圧の振動(発振)を防止し、第1および第2の半導体スイッチング素子T1,T2のゲート破壊を未然に防抑えることができる等の効果が奏せられる。
[0047]
 ここで図3に示す実施形態は、第1、第2、第5および第6の半導体スイッチング素子T1,T2,T5,T6を直列に接続した半導体モジュールとして一体化した場合の構成例を示している。また図4に示す実施形態は、第1の半導体スイッチング素子T1とダイオードD7とを、更に第2の半導体スイッチング素子T2とダイオードD8とをチョッパモジュールとしてそれぞれ一体化し、これらの2つのチョッパモジュールに対して第5および第6の半導体スイッチング素子T5,T6を直列に接続した半導体モジュールを接続して3レベル・インバータ5を構成した場合の例を示している。
[0048]
 これらの例に示されるように前述したインダクタンス素子L1,L2については、第1および第2の半導体スイッチング素子T1,T2のターン・オフ時におけるターン・オフ電流が、第1および第2の半導体スイッチング素子T1,T2にそれぞれ逆並列に接続された第1および第2の還流ダイオードD1,D2を経由して流れることを防ぐ役割を担う。従ってスイッチング損失(リカバリ損失)の低減を目的として、第1および第2の還流ダイオードD1,D2にユニポーラ・ダイオードを用いる場合であっても、第1および第2の還流ダイオードD1,D2を介する電流経路の回路インピーダンスを十分に高くすることができる。故に第1および第2の還流ダイオードD1,D2に対して直列にインダクタンス素子L1,L2を接続すると言う簡易な構成で、第1および第2の還流ダイオードD1,D2における無駄な電力損失を効果的に抑えることが可能となる。
[0049]
 尚、本発明は上述した各実施形態に限定されるものではない。ここでは第1および第2の還流ダイオードD1,D2としてシリコン・カーバイト(SiC)をベースとするユニポーラ・ダイオードを用いる場合を例に説明したが、ユニポーラ・ダイオードとしては窒化ガリウム系の材料や、ダイヤモンド等の半導体をベースとしたものであっても良い。またインダクタンス素子L1,L2については、例えば複数の半導体モジュール間の配線材の長さの調整や配線パターンの工夫等によって実現することも勿論可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

符号の説明

[0050]
 1,2,3,4,5 3レベル・インバータ
 T1 第1の半導体スイッチング素子
 T2 第2の半導体スイッチング素子
 T3 第3の半導体スイッチング素子
 T4 第4の半導体スイッチング素子
 T5 第5の半導体スイッチング素子
 T6 第6の半導体スイッチング素子
 D1 第1の還流ダイオード(ワイドバンドギャップ半導体のダイオード)
 D2 第2の還流ダイオード(ワイドバンドギャップ半導体のダイオード)
 D5 第5の還流ダイオード(ワイドバンドギャップ半導体のダイオード)
 D6 第6の還流ダイオード(ワイドバンドギャップ半導体のダイオード)
 D7,D8,D9,D10 ダイオード
 BSW 双方向スイッチ回路(半導体回路)
 L1,L2,L3,L4 インダクタンス素子
 C1,C2 コンデンサ

請求の範囲

[請求項1]
 直流高電位端子と交流出力端子との間に設けられて正電圧出力モード時にオン・オフされる第1の半導体スイッチング素子、並びにこの第1の半導体スイッチング素子に逆並列に設けられた第1の還流ダイオードと、
 直流高電位端子と対をなす直流低電位端子と前記交流出力端子との間に設けられて負電圧出力モード時にオン・オフされる第2の半導体スイッチング素子、並びにこの第2の半導体スイッチング素子に逆並列に設けられた第2の還流ダイオードと、
 前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧を分圧した直流中間電圧に応じて前記交流出力端子の電位を変化させて前記第1および第2の半導体スイッチング素子のゲート電圧を制御する半導体回路と、
 前記第1および第2の還流ダイオードにそれぞれ直列に接続された第1および第2のインダクタンス素子と
を具備したことを特徴とする3レベル・インバータ。
[請求項2]
 前記第1および第2の半導体スイッチング素子のそれぞれは絶縁ゲート型半導体素子であって、前記第1および第2の還流ダイオードのそれぞれはユニポーラ型半導体のダイオードである請求項1に記載の3レベル・インバータ。
[請求項3]
 前記ユニポーラ型の第1および第2の還流ダイオードのそれぞれは、ワイドバンドギャップ半導体のダイオードである請求項2に記載の3レベル・インバータ。
[請求項4]
 前記半導体回路は、第3および第4の半導体スイッチング素子を逆並列に接続して構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路からなる請求項1に記載の3レベル・インバータ。
[請求項5]
 前記半導体回路は、通電方向を逆向きにして直列に接続した第3の半導体スイッチング素子と第4の半導体スイッチング素子と、これらの第3および第4の半導体スイッチング素子にそれぞれ逆並列に接続した第3および第4のダイオードとを備えて構成され、前記直流中間電圧が印加される直流中間電位端子と前記交流出力端子との間に設けられた双方向スイッチング回路からなる請求項1に記載の3レベル・インバータ。
[請求項6]
 前記半導体回路は、前記第1の半導体スイッチング素子と前記交流出力端子との間に設けられた第5の半導体スイッチング素子、および前記第2の半導体スイッチング素子と前記交流出力端子との間に設けられた第6の半導体スイッチング素子とからなる補助スイッチング回路と、
 この補助スイッチング回路の両端間に前記直流中間電圧を選択的に印加するダイオード回路とからなる請求項1に記載の3レベル・インバータ。
[請求項7]
 前記直流中間電圧は、前記直流高電位端子と前記直流低電位端子との間に設けられた第1および第2のコンデンサにより容量分圧して前記直流高電位端子と前記直流低電位端子との間に印加される直流電圧の[1/2]倍の直流電圧として生成されるものである請求項1に記載の3レベル・インバータ。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]