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1. WO2021203915 - CAPACITOR ARRAY STRUCTURE AND MANUFACTURING METHOD THEREFOR, AND SEMICONDUCTOR STORAGE DEVICE

Publication Number WO/2021/203915
Publication Date 14.10.2021
International Application No. PCT/CN2021/080792
International Filing Date 15.03.2021
IPC
H01L 27/115 2017.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
112Read-only memory structures
115Electrically programmable read-only memories; Multistep manufacturing processes therefor
Applicants
  • 长鑫存储技术有限公司 CHANGXIN MEMORY TECHNOLOGIES, INC. [CN]/[CN]
Inventors
  • 赵亮 ZHAO, Liang
Agents
  • 上海盈盛知识产权代理事务所(普通合伙) SHANGHAI WINSUN INTELLECTUAL PROPERTY AGENCY
Priority Data
202010274575.809.04.2020CN
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) CAPACITOR ARRAY STRUCTURE AND MANUFACTURING METHOD THEREFOR, AND SEMICONDUCTOR STORAGE DEVICE
(FR) STRUCTURE DE RÉSEAU DE CONDENSATEURS ET PROCÉDÉ DE FABRICATION ASSOCIÉ ET DISPOSITIF DES STOCKAGE À SEMICONDUCTEURS
(ZH) 电容器阵列结构及其制备方法和半导体存储器件
Abstract
(EN)
Disclosed in the present application are a capacitor array structure and a manufacturing method therefor, and a semiconductor storage device. The manufacturing method comprises the following steps: providing a capacitor substrate, the capacitor substrate comprising an upper electrode filler layer; forming an insulation layer on a side surface of the upper electrode filler layer; forming an upper electrode metal layer on the upper surface of the upper electrode filler layer; forming a planar layer on the outer surface of the upper electrode metal layer; and forming a first lead wire connected to the upper electrode metal layer after penetrating through the planar layer, and forming a second lead wire connected to a circuit below after penetrating through the planar layer, the insulation layer, and an isolation layer. In this way, the resistance of the lead wire to an upper electrode plate can be reduced, operating efficiency can be improved, the size of a capacitor array area can be reduced, making the size of the capacitor array structure small, the device integration is improved, and the risk of short circuit and electric leakage can also be reduced.
(FR)
L’invention concerne une structure de réseau de condensateurs et un procédé de fabrication associé, et un dispositif de stockage à semiconducteur. Le procédé de fabrication comprend les étapes suivantes consistant à : fournir un substrat de condensateur, le substrat de condensateur comprenant une couche de de remplissage d'électrode supérieure ; former une couche d'isolation sur une surface latérale de la couche de remplissage d'électrode supérieure ; former une couche métallique d'électrode supérieure sur la surface supérieure de la couche de remplissage d'électrode supérieure ; former une couche plane sur la surface externe de la couche métallique d'électrode supérieure ; et former un premier fil de sortie connecté à la couche métallique d'électrode supérieure après pénétration à travers la couche plane, et former un second fil de sortie connecté à un circuit sous-jacent après pénétration à travers la couche plane, la couche d'isolation et une couche d'isolation. De cette manière, la résistance du fil de sortie vers une plaque d'électrode supérieure peut être réduite, l'efficacité de fonctionnement peut être améliorée, la taille d'une zone de réseau de condensateurs peut être réduite, en réduisant la taille de la structure de réseau de condensateurs, l'intégration de dispositif est améliorée, et le risque de court-circuit et de fuite électrique peut également être réduit.
(ZH)
本申请公开了一种电容器阵列结构及其制备方法和半导体存储器件,所述制备方法包括以下步骤;提供电容衬底,所述电容衬底包括上电极填充层,于所述上电极填充层侧面形成绝缘层;于所述上电极填充层上表面形成上电极金属层;于所述上电极金属层外表面形成平坦层;形成第一导线贯穿所述平坦层连接到所述上电极金属层,形成第二导线贯穿所述平坦层、所述绝缘层和所述隔离层连接到下部电路。由此不仅能够减小导线到上电极板的电阻,提高运行效率,而且能够减小电容器阵列区的尺寸,使得电容器阵列结构尺寸较小,提高器件集成度,也能够降低发生短路和漏电的风险。
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