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1. WO1997023906 - SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME

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[ JA ]
明 細 書

半導体記憶装置およびその製造方法

技術分野

この発明は半導体記憶装置およびその製造方法に関し、 特 に 2個のドライバトランジスタと 2個のトランスファゲ一ト トランジスタと 2個の高抵抗素子あるいは 2個の薄膜トラン ジス夕で構成された基本メモ リセル構造を有し、 S R AM ( S tatic R andom A ccess Memory ) として用いられる半 導体記憶装置およびその製造方法に関する。

背景技術

従来、 2個のドライバトランジスタと 2個のトランスファ ゲー トトランジスタと 2個の高抵抗素子を用いて構成された 基本メモリセル構造を有する、いわゆる高抵抗負荷型 S R A Mが半導体記憶装置と して使用されている。

図 1は従来の高抵抗負荷型 S R AMを構成する 1個のメモ リセルの等価回路を示し、 4個のトランジスタ Q 1〜 Q 4 と 2個の高抵抗素子 R 1 , R 2とからなるメモリセルの回路図 を示す。

図 1 において、 Q 1及び Q 2は駆動用のドライバトランジ スタ (あるいはブルダウントランジスタとも呼ぶ)であり、 Q 3 , Q 4はトランスファ一ゲートトランジスタ(あるいは パスゲー トトランジスタとも呼ぶ)である。 R 1 , R 2は高 抵抗索子、 W Lはヮード線、 B L と B L (バー)はビット線 である。 S 1及び S 2はノード、 V e cは正側電源電圧で、た とえば 5ボルト、 V s sは負側電源電圧で、ここでは接地され てゼロボル トとなっている。

図 1の等価回路図で示されたメモリセルの動作は次の通り こ、'め O 0

正側電源電圧 V " = 5 V、負側電源電圧 V s s = 0 Vに設定 され、 ノード S 1 = 5 V, S 2 = 0 Vである。この状態でト ランジス夕 Q 2がォン状態、トランジスタ Q 1がオフ状態に なっているものとする。

トランジスタ Q 1がオフ状態で、高抵抗索子 R 1 に電流が 殆ど流れなければノー ド S 1の電位はほぼ 5 Vに保持される。 このとき、 ノード S 2においてはトランジスタ Q 2がオン状 態であり、 このトランジスタ Q 2の内部抵抗値に対して、高 抵抗素子 R 2の抵抗値が十分高いと、ノード S 2の電位はほ ぼ 0 Vに維持される。

この状態でビッ ト線 B L (バー)上の信号でトランスファ ゲー トトランジスタ Q 4が選択されると、ノード S 2を介し て ドライバトランジスタ Q 1のゲートにオン信号が供給され、 この ドライノくトランジスタ Q 1がオンになってノード S 1の 電位がほぼゼロとなり、 かわりにドライバトランジスタ Q 2 がオフとなる。

このようにして ドライバ ' トランジスタ Q l、 Q 2のオンま たはオフの状態が次のビッ ト線 B L , B L (バー)への選択 信号の入力まで維持され、 S R A Mのメモリセルとして動作

する。

このように、図 1 に示したメモリセルは高抵抗負荷型フリ ップフ口ップ構造で 1 ビットを形成している。半導体基板上 における実際の構造では、 一方のトランジスタ Q 1のインバ 一夕出力部である ドレインを他方のトランジスタ Q 2のゲー 卜に、他方のトランジスタ Q 2のィンバ一夕出力部であるド レインのノード S 2を一方のトランジスタ Q 1のゲー卜に結 線しており、 これをカップリングと称している。

すなわち、このようなメモリセルを基本構造として有する S R A Mを含む L S I の製造においては、上記ィンバー夕出 力部は一方の ドライバトランジスタのドレイン(Ν τ 拡散領 域)部分にあたり、配線部分を短くして L S I の小形化に資 するようにこの部分を他方の ドライノくトランジス夕のゲート に力ップリ ングするためには、この N + 拡散領域とゲートと をできるだけ短い距離で結線する必要がある。

従来、このカップリング方法としては、一方のドライバト ランジスタのゲートを構成するポリシリコン層を他方のドラ ィバトラ ンジスタの N + 拡散領域に直接コンタク卜する方法 が知られている。

図 2 A , 2 Bはこの方法の一例を示す。図 2 Aでは、 N型 シリコン基板 1上に形成された P型ゥエル 2の表面に形成さ れたゲ一ト酸化膜 3の一部を除去し、露出された表面からフ ィールド酸化膜 6の上にかけて多結晶シリコンからなる一方 の ドライバトランジスタのゲ一ト電極 1 2を形成する。フィ 一ル ド酸化膜 6の下に形成されているのはチャネルストツパ である。

その後、形成されたゲート電極 1 2とゲ一ト酸化膜 3の上 にリンガラス膜 (図示せず)を堆積させ、更に熱処理するこ とにより リンを Pゥエル 2内に拡散させ、図 2 Bに示したよ うに、他方のドラ トランジスタのドレインとなる N ' 拡 散領域 2 9を形成する。

このようにして、 たとえば図 1に示した一方のドライバト ランジスタ Q 1のゲート電極 1 2と他方のドラ < トランジ スタ Q 2のドレインとなる Ν τ 拡散領域 2 9 とを直接コン夕 ク トさせることができる。

しかしながらこの方法では熱拡散により リンを Pゥエル 2 内に拡散させるため、 リンの拡散領域 2 9が 0 . 5〜 1 . 2 と大きく、サブミクロンデバイスには適用できないとい う欠点があつた。

そこで、微細化のために従来図 3 A〜 3 Cに示すような方 法が考えられた。

まず、図 3 Aに示すように、シリコン基板 1に形成された Pゥエル 2にフィ一ルド酸化膜 6を形成した後、第 1層目の 多結晶シ リコンからなるゲート電極 9を形成する。続いて、 このゲー ト電極 9をマスクとして Pゥエル 2表面に N + 型の 拡散層 3 1を形成した後、全面に酸化膜 3 2を形成する。

次に、図 3 Bに示したように、この酸化膜 3 2を選択的に エツチング除去し、 ポリアイソコンタクト部に対応した前記 ゲー ト電極 9の上面を露出させるとともに、ボンディング部 に対応した前記拡散層 3 1を露出させる。

更に、図 3 Cに示すように、第 2層目の多結晶シリコン層 をゲ— ト電極 9の上面露出部および拡散層 3 1露出部上に形 成した後、 パターニングしてボンディングパッド部での拡散 層 3 1およびポリアイソコンタクト部でのゲート電極 9に接 続する配線 3 3を形成する。

このように、図 3 A〜 3 Cに示した例では、微細化するた めに第 2層目の多結晶シリコンからなる配線 3 3を介して第 1層目の多結晶シ リコンからなるゲート電極 9と拡散層 3 1 を接続して、 縱方向への積層構造によりチップ面積を縮小す る方法が採用されている。

しかしこの方法では、 配線 3 3の引き回しのために 2層目 の多結晶シ リコンが必要であり、 S R A Mとして構成するた めの多結晶シリ コン配線まで考えると全部で 3層構造の多結 晶シリコンが必要となる。このことは製造工程におけるマス ク工程数の增加を意味する。

またこの方法では、 図示しないが、メモリセルの小形化の ためにセルパターンが非対称となり、 セル内部における配線 間の浮遊容量の不均衡などが生じ、 これが原因でデータ保持 特性が不安定となることがある。

従って、この発明の目的は、 L S I の微細化と製造工程の 簡易化が同時に達成でき、 かつ安定な動作も実現できる構造 の半導体記憶装置およびその製造方法を提供するこ とである (

発明の開示

この発明は、第 1、第 2のトランスファゲートトランジス (

6

タ及び第 1、第 2のドライバトランジスタ及び第 1、第 2の 抵抗索子を有したメモリ セルを具備し、第 1、第 2のトラン スファゲートトランジスタと第 1、第 2の抵抗素子を用いて クロスカツプリ ングすることによりフリップフロップ構造を なす半導体記憶装置であって、 半導体基板表面内に形成され た前記第 1のドライバトランジスタの拡散領域の埋め込みコ ンタク開口部に形成され前記拡散領域と同一導電型の埋め込 み拡散領域と、 前記埋め込み拡散領域の表面に接続され前記 第 2のドライバトランジスタのゲートに接続された多結晶シ リコンによる配線層とを具備することを特徴とする。

さらにこの発明は、第 1、第 2のトランスファゲートトラ ンジス夕及び第 1、第 2のドライバトランジスタ及び第 1、 第 2の抵抗索子を有したメモ リセルを具備し、第 1、第 2の トランスファゲートトランジスタと第 1、第 2の抵抗索子を 用いてクロスカ ツプリングすることによりフリップフロップ 構造をなす半導体記憶装置であつて、 半導体基板表面内に形 成された前記第 1のドライバトランジス夕の拡散領域の埋め 込みコ ンタク開口部に形成され前記拡散領域と同一導電型の 埋め込み拡散領域と、 前記埋め込み拡散領域の表面に導体を 介して接続され前記第 2のドライバトランジスタのゲートに 接続された多結晶シリ コンによる配線層とを具備することを 特徴とする。

さらにこの発明は、第 1、第 2のトランスファゲートトラ ンジス夕及び第 1、第 2のドライバトランジスタ及び抵抗負 荷と して機能する第 1、第 2の薄膜トランジスタとを有した メモ リセルを具備し、第 1、第 2のトランスファゲートトラ ンジス夕と第 1、第 2の薄膜トランジスタを用いてクロス力 ップリ ングすることによりフリップフロップ構造をなす半導 体記憶装置であって、 半導体基板表面内に形成された前記第 1の ドラ 'トランジスタの拡散領域の埋め込みコンタク開 口部に形成され、 前記拡散領域と同一導電型の埋め込み拡散 領域と、前記埋め込み拡散領域の表面に接続され前記第 2の ドラ ' トランジスタのゲートに接続された多結晶シリコン による配線層とを具備することを特徴とする。

さらにこの発明は、一対のトランスファゲートトランジス タ及び一対の ドライバトランジスタ及び一対の抵抗索子を有 したメモリセルを具備し、一対のトランスファゲ一トトラン ジス夕と一対の抵抗索子を用いてク ロスカップリングするこ とによりフ リップフ口ップ構造をなす半導体記憶装置を製造 する方法において、 半導体基板表面内の拡散領域の埋め込み コンタク開口部を介して不純物イオ ンを注入し、前記拡散領 域と同一導電型の埋め込み拡散領域を形成する工程と、 多結 晶シ リコンによる配線を前記埋め込み拡散領域に接続させる 工程を具備することを特徴とする。

図面の簡単な説明

図 1 はこの発明に係わる高抵抗負荷型 S R A Mの等価回路 図。

図 2 Aは従来の S R A Mの製造方法の一工程図であり、シ リコン基板表面のドレイン形成領域にゲ一卜電極を形成する

»

8

工程の説明図。

図 2 Bは図 2 Aの工程の後でシリコン基板表面にドレイン を形成する工程の説明図。

図 3 Aは異なる他の構造の従来の S R A Mの製造方法の一 工程図であり、 シリコン基板表面に夫々のプルダウントラン ジスタの ドレインとなる拡散層を形成する工程の説明図。

図 3 Bは図 3 Aの工程の後で互いに接続すべき第 1、第 2 のプルダウ ントランジスタのゲートとドレインの表面をエツ チングで露出させる工程の説明図。

図 3 Cは図 3 Bの工程の後で 2層目のポリシリコンを形成 して第 1、第 2のプルダウントランジスタのゲートとドレイ ンを接続するまでの説明図。

図 4 Aはこの発明の一実施例に係る S R A Mのメモリセル の製造方法の一工程図であり、 シリコン基板表面にボロンを イオン注入するまでの説明図。

図 4 Bは図 4 Aに続く工程図であり、シリコン基板表面に フィールド酸化膜を形成するまでの説明図。

図 4 Cは図 4 Bに続く工程図であり、シリコン基板の活性 領域にゲー ト酸化膜を形成するまでの説明図。

図 4 Dは図 4 Cに続く工程図であり、シリコン基板の活性 領域の一部に N型の埋込み拡散層を形成するまでの説明図。

図 4 Eは図 4 Dに続く工程図であり、ポリシリコン配線と なる多結晶シリ コン層を形成するまでの説明図。

図 4 Fは図 4 Eに続く工程図であり、 L D D構造のソース, ドレイン領域を形成するまでの説明図。

図 4 Gは図 4 Fに続く工程図であり、レジストパターンを 剥離するまでの説明図。

図 4 Hは図 4 Gに続く工程図であり、第 2層のポリシリコ ン層を形成するまでの説明図。

図 4 I はこの一実施例に係る S R A Mの製造方法の最終ェ 程断面図。

図 5は図 4 Fにおける V— V線に沿った不純物イオンの拡 散プロファィルを示す図。

図 6は図 4 Eの工程における中間製造物の平面図。

図 7は図 4 Hの工程における中間製造物の平面図。

図 8は図 4 I の最終工程における製造物の平面図。

図 9は図 4 Eに対応するこの発明の他の実施例に係る S R

A Mの製造方法の一工程図であり、 ポリシリコン配線となる 多結晶シ リコン層表面に酸化膜を形成するまでの説明図。

図 1 0は図 9に続く工程図であり、 L D D構造のソース, ドレイン領域を形成するまでの説明図。

図 1 1 は図 1 0に続く工程図であり、多結晶シリコン層表 面の酸化膜を選択的にェツチングするまでの説明図。

図 1 2は図 1 1 に続く工程図であり、全面にチタンシリサ ィ ド層を形成するまでの説明図。

図 1 3は図 1 2に続く工程図であり、この実施例に係る S

R A Mの製造方法の最終工程断面図。

図 1 4は図 9の工程における中間製造物の平面図。

図 1 5はこの実施例に係る製造方法の一工程図であり、 電 源ライン形成部分に B F 2 τ をイオン注入して電源ラインを 形成するまでの説明図。

図 1 6は図 1 3の最終工程における製造物の平面図。

図 1 7はこの発明に係わる薄膜トラ ンジス夕を高抵抗負荷 として用いる T F T型 S RAMの等価回路図。

図 1 8は図 9に示した実施例の製造工程に対応するポリ シ リコン配線となる多結晶シリコン層表面に酸化膜を形成する までの説明図。

図 1 9は図 18に続く工程の L D D構造のソース,ドレイ ン領域を形成するまでの説明図。

図 20は図 1 9に続く工程図であり、レジストパターンを 剥離するまでの説明図。

図 2 1は図 20に続く工程図であり、 第 2層のポリシリコ ン層を形成するまでの説明図。

図 22はこの一実施例に係る S RAMの製造方法の最終ェ 程断面図。

図 23は図 1 8の工程における中間製造物の平面図。

図 24は図 2 1の工程における中間製造物の平面図。

図 25は図 22の最終工程における製造物の平面図である,

発明の最良の実施形態

以下、この発明の最良の実施例に係る S RAMの製造方法 を図 4 A〜図 8を参照して工程順に説明する。

( 1 ) まず、図 4 Aに示すように、 N型のシリコン基板 5 1の表面に Pゥヱル 52を形成し、シリコン酸化膜 53を形 成した後、 レジスト 54を利用して耐酸化性膜としての窒化 シ リコン膜(S i 3 N4 ) のパターン 55を形成する。

つづいて、図 4 Bに示すように、前記レジスト 54をマス クとしてポロンを加速電圧 1 30 K e V, ドーズ量 4 1 0 12/ c m2 の条件でシリコン酸化膜 53を介して Pゥエル 5 2にィォン注入する。

この後、図 4 Bに示すように S i 3 N 4 膜パターン 55を 除去する。次いで、前記レジスト 54をマスクとして選択的 熱酸化膜形成法 (L O C O S法)により、 Pゥエル 52の表 面に厚さ 600 n mのフィ 一ルド酸化膜 56を形成する。な お、図中の符号 57は P + のチャネルストッパ層である。

( 2 ) 次に、図 4 Cに示したように、前記レジスト 54お よびシ リコン酸化膜 53を除去した後、熱酸化法により露出 した Pゥエル層 52表面に厚さ 18 n mのゲート酸化膜 58を 形成する。

この後、図 4 Dに示すように、活性領域露出予定部を除い て基板 1の全面にレジストパターン 59を形成する。その後、 このレジス トパターン 59をマスクとして弗酸薬液によるゥ エツ トエッチングによりゲート酸化膜 58を選択的に除去し、 埋め込みコンタク トホール 60を形成する。

この状態で、 N型不純物として A s (ヒ索)を加速電圧 1 00 K e V、 ドーズ量 4 X 1 015 c m2 の条件でイオン注 入し、深さ 0. 2 m程度の N型の埋込み拡散層 6 1を形成 する。

( 3 ) 次に、図 4 Eに示すように、前記レジストパターン 59を除去した後、 化学気相堆積法 (C V D法)により全面 に厚さ 300 n mの第 1多結晶シリコン層 62を形成する。 つづいて、 この第 1多結晶シリコン層 62の上にリンガラ ス層 (図示せず)を形成することにより第 1多結晶シリコン 層 62に燐を拡散させた後、 リンガラス層を除去する。

次いで、第 1多結晶シリコン層 62を酸化して、この第 1 多結晶シ リコン層 62の表面に図示しない酸化膜を成長させ る。ここで、図 6は図 4 Eの平面図を示し、図 6の 4 E - 4 E線に沿って切断して矢印方向に見た断面図が図 4 Eとなる。

(4) 次に、図 4 Fに示すように、前記酸化膜上にフォト リソグラフィ技術によりレジストパターン 63を形成した後、 C C 14 / 0 J ガス系の反応性ィオンエツチング法を適用す ることにより、第 1多結晶シリコン層 62のパターニングを 行って、多結晶シリコンからなるポリシリコン配線 64を形 成する。

つづいて、 この配線 64とフィールド酸化膜 56との間に N型不純物と してのリンを低濃度ドープすることにより、 L D D構造領域の一部をなす N—層(図示せず)を浅く形成す る。ひきつづき、配線 64の側面に形成された図示しないサ イ ドゥォール酸化膜をェッチバックした後、更にリンを加速 電圧 80 K e V、ドーズ量 3 X 1 015ノ c m2 の条件でィォ ン注入する。

これにより、 N+ 領域 65が比較的深く形成され、 L D D 構造のソース領域, ドレイン領域が形成される。なお、 A s (ヒ索)が注入されている埋込み拡散領域 6 1は前記ソース, ドレイン領域と電気的に接続しているので、ポリシリコン配 線 64は埋込み拡散領域 6 1 と接続していることとなる。 ここで、図 4 Fの 5— 5線に沿った基板内部の拡散イオン のプロファイルの一例を示すと図 5に示すようなグラフとな

図 5の縦軸は各々の不純物のイオン濃度を示し、 1 014〜 1 02(1の範囲の値を示す。縦軸はシリコン基板 1の表面から の拡散深さを示し、 0〜 1. 2 mの範囲の値を示す。

図 4 Fの埋込み拡散領域 6 1はヒ索 (A s ) による拡散で あり、 0〜0. 2 m程度の深さに極めて高濃度の 1 018〜 1 020 i o n s / c m 3 となっている。 N ' 領域 6 5は比較 的深く形成され、 0. 2〜0. 4 mの範囲に濃度の値と し て 1 015〜: L 018 i o n s / c m J を示している。更に深い 位置の 0. 6〜 1. 2 mの範囲には Pゥエル 5 2を形成す るイオンがほぼ一定の濃度で拡散されている。

( 5 ) 次に図 4 Gにおいて、前記レジストパターン 6 3を 除去した後、 C V D法を適用することにより、図示しない厚 さ 3 0 0 n mの第 1多結晶シリコン膜を形成する。続いて、 P 0 C 13 気相拡散法を適用することにより、燐の導入を行 つて、 N+ 濃度領域を形成し、第 1多結晶シリコン膜を低抵 抗化する。

次いで、フォトリソグラフィ技術におけるレジストノ、'夕一 ニングと C C l / 02 ガス系の反応性イオンエッチング法 を適用することにより、 第 1多結晶シリコン膜のパターニン グを行って、 ゲート電極 64を形成する。このゲート電極 6 4は トランスファゲ一トトランジスタとドライブトランジス タのゲ一ト電極に相当する。

(6) 次に、ヒ索(A s ) を加速電圧 1 00 K e V, ドー ズ量 3 X 1 015Z c m 2 の条件でシリコン基板 5 1にイオン 注入し、図 6に示したパターンの N+ 型のソース領域 S η , ドレイ ン領域 D nを形成する。続いて、弗化硼索(B F 3 ) を加速電圧 80 e V, ドーズ量 3 X 1 015ノ c m2 の条件 でシリコン基板 5 1にィォン注入し、 P+ 型のソース領域 S P , ドレイン領域 D pを形成する。

引き続き、 C V D法を適用することにより、 シリコン基板 1全面に図 4 Hに示すように、厚さ 1 0 0 n mの絶縁酸化膜 65を形成する。 続いて、 フォトリソグラフィ技術における レジス トパターニングと C H Fつ ZH eガス系の反応性ィォ ンエッチング法を適用することにより、 ポリアイソホール 7 0を形成する。

(7) 次に、 C VD法を適用することにより、 厚さ 1 〔) 0 n mの第 2多結晶シリコン層 66を形成する。つづいて、フ ォ トリソグラフィ技術におけるレジストパターニングと(〕 C 14 / 02 ガス系の反応性イオンエッチング法を適用するこ とにより、前記第 2多結晶シリコン層 66のパターニングを 行う。

ひきつづき、 フォトリソグラフィ技術におけるレジス卜パ 夕一ニングとイオン注入法を適用することにより、 B F 3 を 加速電圧 30 K e V、ドーズ量 1 X 1 015 c mz の条件で 電源電圧 V c cの供給部分となるべき部分の第 2多結晶シリ コ ン層 66にイオン注入し、図 7に示すように V c c電源配 線を形成する。

(8) 次に、 C V D法を適用することにより、全面に厚さ 140 n mの図示しない絶縁酸化膜および厚さ 700 n mの ボロン リンガラスからなる絶縁膜 67を図 4 I に示したよう に形成する。 これに続いてこの絶縁膜 67をリフローして平 坦化する熱処理を行う。

この後、フォトリソグラフィ技術におけるレジストパ夕一 ニングと C H F 3/H eガス系の反応性ィォンエッチング法 を適用することにより、 前記絶縁膜 67および絶縁酸化膜に コンタク トホールを形成する。更に、スパッタリング法を適 用することにより、 厚さ 400 n mのアルミ膜を形成した後、 これを通常のフォ トリソグラフィ技術におけるレジストパタ —ニングを適用することにより、 図 8に示したようにビット 線 69を形成する。

上記のようにして形成される S RAMは図 4 I および図 8 に示したように、 半導体基板 5 1表面のコンタクト領域にィ オン注入による拡散層 6 1を設け、この拡散層 6 1 とフリツ プフ リップで対向する側のドラィバトランジスタの第 1層目 シリコンによる配線 64を前記拡散層 6 1に直接接続させる ことにより、 フリップフロップ構成の入出力カツプリングを 行う構成となっている。 したがって、従来の直接コンタク卜 の場合のように、 不純物拡散領域が必要以上に広くなること がないので、 パターンの微細化が可能である。

また、第 2多結晶シリコンを用いないでコンタク卜ができ るので、工程が簡略化され、しかもコンタクト部分の大きさ も小さ くできる。

なお、上記実施例では、半導体記憶装置として S R AMの カツプリ ングを例に説明したが、これに限らず、半導体基板 の拡散領域と導電性配線を力ップリ ングするものであれば、 適応可能である。 また、導電性配線の材料として多結晶ンリ コンを用いたが、 これに限らず、シリサイドゃアモルファス シリコン等の他のものでもよい。

更に、図 6ないし図 8のメモリセルパターンから分かるよ うに、いずれのパターンも 1 80度回転させると重なり合う パターン、すなわち点対称のパターンとなっている。 実際の S R AMはこの基本パターンの繰り返しとなるため、 パター ンに規則性があり、 特にデータの保持特性の改善に効果があ

図 9ないし図 1 6はこの発明の他の実施例の S R AMの構 造をその製造方法とともに示す。

図 9の工程は前記実施例の図 4 Eの工程に対応するもので、 その前工程は図 4 Aないし図 4 Dと同じであるので、その詳 細な説明は省略し、 参照符号も対応部分は同一のものを付し てある。

図 9の工程において、図 4 Dに示したレジストパターン 5 9を除去した後、 化学気相堆積 ( C V D ) 法により全面に厚 さ 30 0 n mの第 1多結晶シリコン層 6 2を形成する。つづ いて、 この多結晶シリコン層 62の上にリンガラス層(図示 せず)を形成することにより多結晶シ リコン層 6 2に燐を拡 散させた後、 リンガラス層を除去する。次いで、多結晶シリ コン層 62を酸化して、図 14に示したように、 多結晶シリ コン層 62の表面に酸化膜 63を成長させる。 ここで、図 1 4は図 9の装置の平面図を示し、 図 14の 9— 9線に沿って 切断すると図 9の断面となる。なお、図 14中の参照符号 8 1は図 1における V ss供給線、符号 82はワード線 WLを示 す。

次に、図 1 0において、前記酸化膜 63上にフォトリソグ ラフィ技術により レジストパターン 64を形成した後、 C C 1 A / 02 ガス系の反応性イオンエッチング法を適用するこ とにより、第 1多結晶シリコン層 62のパターニングを行つ て、多結晶シリコンからなるポリシリコン配線 65を形成す る。

つづいて、この配線 6 5を形成していない部分に N型不純 物としてのリンを低濃度ドープすることにより、 L D D構造 領域の一部をなす N_ 層(図示せず)を浅く形成する。ひき つづき、図示しないが、サイドウオール酸化膜を堆積し、酸 化膜をエッチバッ クした後、リンを加速電圧 80 K e V、ド ーズ量 S x l o Z c m2 の条件で基板 5 1にイオン注入す る。これにより、 N ' 領域 66が比較的深く形成され、 L D D構造のソース領域, ドレイン領域が形成される。

なお、ヒ索(A s ) が注人されている埋込み拡散領域 60 は前記ソース, ドレイン領域と電気的に接続しているので、 前記ポリ シリコン配線 65は埋込み拡散領域 60と接続して いることとなる。

次に、図 1 1の工程において、前記レジストパターン 64 を除去し、 フォトリソグラフィ技術により前記 N+ 領域 66 及び酸化膜 63の一部に対応する部分に開口部 67 ' を有す る新たなレジス トパターン 67を形成した。つづいて、これ をマスクと して前記酸化膜 58を選択的にエツチング除去し た。

ひきつづき、図 1 2の工程において、前記レジストパター ン 67を除去した後、 チタンを 70 n m堆積し、これに窒索 雰囲気中で 7 00 eC, 30秒の熱処理を施し、 チタンシリサ ィ ド(T i S i 2 ) 層 68を形成した。更に、未反応部分の T 1 除去した o

次に、図示しない厚さ 1 O O n mの 2層目の多結晶シリコ ン層を堆積し、 フォトリソグラフィ技術におけるレジストパ ターニングと C C 14 / 02 ガス系の反応性イオンエツチン グ法を適用する ことにより、前記多結晶シリコン層のパター ニングを行なってコンタク ト部分の裏うちを行う。このパタ 一二ングにより、 チタンシリサイド層 68を介して N型の埋 込み拡散層 60と接続する多結晶シリ コンからなる導電性配 線 69を形成する。

その後、図 1 5に示すように、フォトリソグラフィ技術に より レジストハ'ターニングとイオン注入法で、 V cc電源ライ ンとなるべき第 2多結晶シリコン層 84に B F 2 + を加速電 圧 30〜 50 K e V,ドーズ量 1 X 1 015 c m 2 の条件で イオ ン注入し、 V ccライン 83を形成する。

ここで、 V ccライン 83の幅 Wは第 2多結晶シリコン層 8 4の幅 W 0よりも広くても同じでも良いが、 S R AMセルに 用いられる高抵抗素子と しての高抵抗ポリシリコン層の抵抗 値を滅少させる程、 幅を大きくすることはできない。

ひきつづき、図 1 3に示すように、 C VD法により厚さ 1 40 n m程度の酸化膜 (N S G膜) 70を堆積した後、 約 7 0 O n mのボロンリンガラス膜 7 1を続いて堆積する。次い で、 850〜 875 °C程度でリフローすることで、平坦化を 行う。更に、バリアメタル形成後、スパッタリング法で約 4 O O n mのアルミ膜を堆積し、 同様のフォトリソグラフィ Z エッチング法により ビットライン 7 2を形成する。

上記実施例に係る S R AMは、図 4 Dに示す如くボンディ ングコンタク ト部のゲート酸化膜 58のエッチングを行なわ ずに、 Pゥュル 52にヒ索 (A s ) を所定の条件でイオン注 入して N型の埋込み拡散層 60を形成し、 図 1 0に示すよう に 1層目の多結晶シリコンからなるポリシリコン配線 62を 形成した後、 図 1 2に示すように全面にチタンシリサイド層 68を形成し、 更に 2層目の多結晶シ リコンからなる導電性 配線 69を任意にパターニングした前記チタ ンシリサイ ド層 68を介して Pゥヱル 52表面の拡散層 60に接続すること により製造されている。

従って、従来の直接コンタクトの場合のように、不純物拡 散領域が必要以上に広く なることがないので微細パターンに 追従可能である。 また、プロセスの複雑化を招くことなく、 Pゥュル 52表面の拡散層 60と導線性配線 69をカ ツプリ ングすることができる。 更に、コンタクト部分の大きさも小 さくなる。

図 1 4ないし図 1 6に示したパターンも最初の実施例と同 様に点対称となっておりパターンに規則性があることから、 データの保持特性に優れている。

図 1 7は図 1のメモリセルにおける高抵抗索子 R 1 , R 2 のかわりに 2個のトランジスタ Q 5 , Q 6を用いた実施例の 等価回路図を示す。 その他の部分はすべて図 1 と同じ構成で

図 1 7の等価回路図で示された実施例の動作は次の通りで ある。 ここでも正側電源電圧 V c c = 5 V、負側電源電圧 V s s == 0 Vに設定されるものとする。例えばトランジスタ Q が オン状態で同時に トランジスタ Q , がオフ状態、トランジス タ Q ] がオフ状態でかつトランジスタ Q 5 がォン状態になつ ている場合は、 ノード S i = 5 V , S 2 - 0 Vである。すな わち、 ノード S!においてはトランジスタ Q j がォフ状態、 且つ トランジスタの抵抗値が Q 5 トランジスタのオン状 態のときの抵抗値に比較して十分におおきければ電位 5 Vは 保持される。 ノード S 2 においては、トランジスタ Q 2 がォ ン状態、且つその場合の抵抗値が トランジスタ Q 6 のオフ状 態の抵抗値に比較して十分に低いと電位 0 Vは維持される。

この状態でトランスファゲ一 トトランジスタ Q 4を介して ビッ トライン B L (バー)からビット信号がノード S 2に供 給されると、 このビット信号によりドライバトランジスタ Q 1がオンとなり、 この結果、ノード S 1の電位が 0 となって ドライバトランジスタ Q 2がオフとなる。一方、負荷として 機能する薄膜 トランジスタ Q 5がオフ、 Q 6がォンとなる。

このようにビッ ト線 B L, B L (バー)にビット信号が与え られるたびにフ リップフロップの状態が反転する。

以下、図 1 7に示した実施例のメモリセルの製造方法を図 1 8ないし図 2 5を参照して説明する。

図 1 8の工程の前の工程は図 4 Aないし図 4 Dと同じであ るのでこ こでは省略する。

図 1 8において、図 4 Dの工程における前記レジストパタ ーン 5 9を除去した後、化学気相堆積 ( C V D) 法により全 面に厚さ 3 0 0 n mの第 1多結晶シリコン層 6 2を形成する, つづいて、 この多結晶シリコン層 6 2の上にリンガラス層

(図示せず)を形成することにより多結晶シリコン層 6 2に 燐を拡散させた後、 リンガラス層を除去する。次いで、多結 晶シ リコン層 6 2を酸化して、多結晶シリコン層 6 2の表面 に酸化膜 6 3を成長させる(図 2 3参照)。但し、図 2 3は 図 1 8の平面図であり、図 2 3の 1 8— 1 8線に沿って切断 すると図 1 8のような断面構造になる。なお、図 2 3中の参 照符号 8 1 は V ss供袷線、符号 8 2はヮード線、符号 8 3は T F T トランジスタのゲートを示す。

次に、図 1 9に示すように、前記酸化膜 6 3上にフォトリ ソグラフィ技術により レジストパターン 64を形成した後、 C C 1 A / 2 ガス系の反応性イオンエッチング法を適用す ることにより、 前記多結晶シリコン層 6 2のパターニングを 行って、多結晶シリコンからなるポリシリコン配線 6 5を形 成する。

つづいて、この配線 6 5を形成していない部分に N型不純

物と してのリンを低濃度ドープすることにより、 L D D構造 領域の一部をなす N_ 層(図示せず)を浅く形成する。ひき つづき、サイドウオール酸化膜を堆積し、酸化膜をエッチバ ックした後、リンを加速電圧 80 K e V、ドーズ量 : 3 x 1 0 15Z c m2 の条件でシリコン基板 5 1にイオン注入する c こ れにより、 N+ 領域 66が比較的深く形成され、 L DD構造 のソース領域, ドレイン領域が形成される。なお、ヒ素 ( A s ) が注入されている埋込み拡散領域 6 1は前記ソース,ド レイ ン領域と電気的に接続しているので、前記ポリシリコン 配線 65は埋込み拡散領域 6 1と接続していることとなる。

次に、図 20において、前記レジストパターン 63を除去 した後、化学気相堆積 (C VD) 法を適応することにより、 厚さ 200 n mの第 1多結晶シリコン層を形成する。 P O C 1 3 気相拡散法を適応することにより、リンの導入を行なつ て N+ 濃度領域を形成し、第 1多結晶シリコン層を低抵抗化 する。 フォトリソグラフィ技術におけるレジストパターニン グと C C 14 / 02 ガス系の反応性イオンエッチング法を適 用することにより、 第 1多結晶シリコン膜のパターニングを 行って、 ゲート電極を形成する。このゲート電極は、トラン スフ ァゲ一トトランジスタとドライブトランジスタのゲ一ト 電極に相当する。

次に、 ヒ索 (A s ) を加速電圧 4 0 K e V、ドーズ量 3 X 1 015 c m 2 の条件で基板 5 1にィォン注入し、図 23に 示す N+ 型のソース領域 S η , ドレイン領域 Dn を形成する。 つづいて、 C V D法を適応することにより、図 2 1に示す厚

さ 1 00 n mの絶縁酸化膜 67を形成する。 この後、フォト リソフラフィ技術におけるレジス トパターニングと C H F 3 /H eガス系の反応性ィォンエッチング法を適用することに より、ポリアイソホール 68を形成する。

次に、 C VD法を適用するこ とにより、厚さ 200 n mの 第 2多結晶シリ コン層 69を形成する。つづいて、フォトリ ソグラフィ技術における レジストパターニングと C C 14 / 02 ガス系の反応性イオンエッチング法を適用することによ り、前記第 2多結晶シリコン層 69をパターニングする。ひ きつづき、 フォトリソグラフィ技術におけるレジストパ夕一 ニングとイオン注入法を適用することにより、 フッ化硼素 ( B F )を加速電圧 30 K e V、ドーズ量 l x l 016Z c m2 の条件で図 24に示す電源電圧 V の供袷線 84と T F T トランジスタのソース側になるべき部分に注入する。

更に、丁 F T トランジスタ(Pチャネルのソース,ドレイ ン部)のパターニングとイオン注入法 (加速電圧 50 K e V、 ドーズ量 l x l 01: c m2 の条件)を適用することにより、 T F T トランジスタのソース,ドレイン側になるべき部分に B F 2 の注入領域を形成する。ここで、図 24は図 2 1の平 面図を示す。

次に、 C V D法を適用することにより、図 22に示す全面 に厚さ 14 ◦ n mの絶縁酸化膜(図示せず)及び厚さ 7 0 0 n mのボロンリンガラスからなる絶縁膜 Ί 0を形成する。つ づいて、絶縁膜 70をリフ口して平坦化する熱処理を行う。 この後、フォトリソフラフィ技術におけるレジストパター二 ングと C H F 3 / H eガス系の反応性ィオンエッチング法を 適用するこ とにより、前記絶緣膜 7 0及び絶縁酸化膜にコン タク トホールを形成する。更に、スパッタリング法を適用す ることにより、 厚さ 5 0 0 n mのアルミ膜を形成した後、こ れを通常のフォ トリソグラフィ技術におけるレジストパタ一 ニングを適用することにより、 図 2 5に示すビット線 7 1を 形成する。 ここで、図 2 5は図 2 2の平面図を示す。

上記実施例に係る T F T型 S R A Mは、図 2 2及び図 2 5 に示す如く 、半導体基板 5 1表面のコンタクト領域にイオン 注入による拡散層 6 2を設け、この拡散層 6 1 とフリップフ 口ップで対向する側のドライバトランジスタの第 1層目多結 晶シリ コンによる配線 6 5を前記拡散層 6 1に直接接続させ ることにより、 フリップフロップ構成の入出力カツプリング を行う構成になっている。 従って、従来の直接コンタク卜の 場合のように、 不純物拡散領域が必要以上に広くなることが ないので、 製造時のマスク工程を减少させ、かつセルサイズ も増大せず、 製造の容易性や製造歩留りを向上させることが できる。

また、図 2 3ないし図 2 5から明らかなようにパターンが 点対称となっており、 対称性の向上により、データの保持特 性が改善される効果がある。 更に、ポリアイソ、埋め込みコ ンタク卜が一箇所にあるので、マスク合わせのマージンを作 ることができる。

なお、上記実施例では、半導体記憶装置として S R A Mの カップリ ングを例に説明したが、これに限らず、半導体基板 の拡散領域と導電性配線を力ップリ ングするものであれば、 適応可能である。 また、導電性配線の材料として多結晶シリ コンを用いたが、これに限らず、シリサイドやアモルファス シ リコン等の他のものでもよい。

以上詳述した如く この発明によれば、半導体基板表面のコ ンタク ト領域にイオン注入による拡散層を設け、この拡散層 とフ リップフ口ップで対比する側のプルダウントランジスタ の第 1層目多結晶シリコンによる配線を前記拡散層に直接接 続させることにより、 フリップフロップ構成の入出力カップ リングを行うプロセスの複雑化を招く ことなく、半導体基板 の拡散領域と導電性配線を力ップリ ング可能で、製造時のマ スク工程, 製造歩留,データ保持特性,小型化等の点で優れ た T F T型半導体記憶装置を提供できる。

また、この発明によれば、半導体基板表面内の拡散領域 の埋め込みコンタク開口部を介してイオン種を注入して形成 された前記拡散領域と同一導電型の埋め込み拡散領域と、 導 電体を介して前記埋め込み拡散領域と接続させた多結晶シリ コンによる配線とを具備することにより、 従来の直接コン夕 ク 卜の場合のように不純物拡散領域が必要以上に広くなるこ となく、かつプロセスの複雑化を招くことなく、半導体基板 の拡散領域と導電性配線を力 ップリング可能な半導体記憶装 置を提供できる。

また、この発明によれば、半導体基板表面内の拡散領域の 埋め込みコ ンタク開口部を介してイオン種を注入し、前記拡 散領域と同一導電型の埋め込み拡散領域を形成する工程と、

多結晶シリ コンによる配線を導電体を介して前記埋め込み拡 散領域と接続させる工程を具備することにより、 従来の!直接 コンタク トの場合のように不純物拡散領域が必要以上に広く なることなく、 かつプロセスの複雑化を招くことなく、半導 体基板の拡散領域と導電性配線を力 ップリング可能な半導体 記憶装置の製造方法を提供できる。