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1. WO2020140765 - TESTING CIRCUIT AND TESTING METHOD FOR MEMORY

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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12  

附图

1   2   3  

说明书

发明名称 : 存储器的测试电路和测试方法

[0001]
本公开以2018年12月30日递交的、申请号为201811648942.5且名称为“存储器的测试电路和测试方法”的专利文件为优先权文件,其全部内容通过引用结合在本公开中。

技术领域

[0002]
本公开涉及存储器领域,具体而言,涉及一种存储器的测试电路和测试方法。

背景技术

[0003]
传统的MRAM阵列和芯片级嵌入式MRAM阵列的测试电路都是在源极线(Source Line,简称SL)端和位线(Bit Line,简称BL)端之间施加读取电压,进行电流读取,并根据电压和电流计算电阻,具体可以参见图1。这种方法缺点在于BL端和SL端实际上通过铜线连接到阵列内部的铜线,并且,一般经过decoder/MUX寻址电路中的若干MOS管02后才可到达MTJ位元01,检测电路上串联了极大的寄生电阻03,尤其在线宽越来越小,阵列密度越来越大的情况下,大大的降低了有效磁性隧道磁阻(TMR),读出放大器的精度变差。
[0004]
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解,因此,背景技术中可能包含某些信息,这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
[0005]
发明内容
[0006]
本公开的主要目的在于提供一种存储器的测试电路和测试方法,以解决现有技术中的存储器的存储单元的电阻的检测精度不高的问题。
[0007]
为了实现上述目的,根据本公开的一个方面,提供了一种存储器的测试电路,所述存储器包括至少一个存储单元,所述存储单元包括第一端和第二端,该测试电路包括:电流施加单元,所述电流施加单元的两端分别与所述第一端和所述第二端电连接,所述电流施加单元用于向所述存储单元提供恒定电流;电压读取单元,所述电压读取单元的两端分别与所述第一端和所述第二端电连接,所述电压读取单元用于读取所述存储单元在所述恒定电流时的电压。
[0008]
进一步地,所述电流施加单元包括电流源,所述电流源的两端分别与所述第一端和所述第二端电连接,所述电压读取单元包括电压表,所述电压表的两端分别与所述第一端和所述第二端电连接。
[0009]
进一步地,所述存储器包括多个以阵列方式分布的所述存储单元,所述电流施加单元还包括:第一选择器,包括两个第一输出端和两个第一输入端,两个所述第一输出端分别与预定的所述存储单元的所述第一端和所述第二端电连接,两个所述第一输入端分别与所述电流 源的两端电连接;电压读取单元还包括:第二选择器,包括两个第二输出端和两个第二输入端,两个所述第二输入端分别与预定的所述存储单元的所述第一端和所述第二端电连接,两个所述第二输出端分别与所述电压表的两端电连接。
[0010]
进一步地,各所述存储单元包括驱动器和与所述驱动器电连接的存储电阻,所述第二选择器包括多个并联的开关,所述开关与所述驱动器一一对应串联。
[0011]
进一步地,所述电流施加单元还包括:第一译码器,与所述第一选择器电连接,所述第一译码器用于产生第一选择信号并传输至所述第一选择器,所述第一选择信号用于选择预定的所述存储单元;所述测试电路还包括:第二译码器,与所述存储器电连接,所述第二译码器用于产生第二选择信号并传输至所述存储器,所述第二选择信号用于控制预定的所述存储单元所在行的控制端;所述电压读取单元还包括:第三译码器,与所述第二选择器电连接,所述第三译码器用于产生第三选择信号并传输至所述第二选择器,所述第三选择信号用于选择预定的所述存储单元,且在读取预定的所述存储单元的电阻的过程中,所述第一译码器与所述第三译码器均选择预定的所述存储单元。
[0012]
进一步地,所述第三译码器包括读使能端,所述使能端的输入电压控制所述第二选择器的开启和关闭。
[0013]
进一步地,所述驱动器为MOS管,所述MOS管包括源极、栅极和漏极,所述存储器还包括多个间隔设置的源极线、多个间隔设置的字线和多个间隔设置的位线,所述源极线与所述源极一一对应地电连接,所述字线与一行所述MOS管的所述栅极均电连接,所述位线与所述存储电阻一一对应地电连接,所述源极线的任意一端为所述第一端,所述位线的任意一端为所述第二端,所述字线的任意一端为所述控制端。
[0014]
进一步地,所述第一选择器为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线和所述位线电连接。
[0015]
进一步地,所述第二选择器为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线和所述位线电连接。
[0016]
进一步地,所述第一选择器和所述第二选择器均为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线和所述位线电连接。
[0017]
根据本公开的另一方面,提供了一种存储器的测试方法,所述存储器包括至少一个存储单元,所述测试方法包括:向预定的存储单元输入恒定电流;读取预定的所述存储单元两端的电压;根据所述恒定电流和所述电压计算预定的所述存储单元的电阻。
[0018]
进一步地,所述存储器包括多个以阵列方式分布的所述存储单元,在向预定的所述存储单元输入恒定电流之前,所述测试方法还包括:选择出预定的所述存储单元;在读取预定的所述存储单元两端的电压之前,所述测试方法还包括:选择出预定的所述存储单元。
[0019]
应用本公开的技术方案,上述的测试电路中,电流施加单元向存储单元提供恒定的电流,使得存储单元在恒定的电流下工作,电压读取单元读取存储单元在恒定电流时的电压,这样利用恒定电流和读取得到的电压就可以计算得到存储单元的电阻,该电阻仅为存储单元的电阻,不包括串联的其他寄生电阻,所以该测试电路对存储单元的电阻的检测结果较准确。

附图说明

[0020]
构成本公开的一部分的说明书附图用来提供对本公开的进一步理解,本公开的示意性实施例及其说明用于解释本公开,并不构成对本公开的不当限定。在附图中:
[0021]
图1示出了现有技术中的一种存储单元以及对应的电阻测试电路;
[0022]
图2示出了本公开的一种实施例提供的存储单元以及对应的电阻测试电路;
[0023]
图3示出了本公开的另一种实施例提供的存储单元以及对应的电阻测试电路。
[0024]
其中,上述附图包括以下附图标记:
[0025]
01、MTJ位元;02、MOS管;03、寄生电阻;
[0026]
10、存储单元;11、驱动器;12、存储电阻;13、字线;14、位线;15、源极线;16、寄生电阻;20、第一选择器;30、第二选择器;40、第一译码器;50、第二译码器;60、第三译码器;70、电流源;80、电压表;61、读使能端。

具体实施方式

[0027]
应该指出,以下详细说明都是例示性的,旨在对本公开提供进一步的说明。除非另有指明,本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。
[0028]
需要注意的是,这里所使用的术语仅是为了描述具体实施方式,而非意图限制根据本公开的示例性实施方式。如在这里所使用的,除非上下文另外明确指出,否则单数形式也意图包括复数形式,此外,还应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0029]
应该理解的是,当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时,该元件可直接在该另一元件上,或者也可存在中间元件。而且,在说明书以及权利要求书中,当描述有元件“连接”至另一元件时,该元件可“直接连接”至该另一元件,或者通过第三元件“连接”至该另一元件。
[0030]
正如背景技术所介绍的,现有技术中的存储器的存储单元的电阻的检测精度不高,为了解决如上的问题,本公开提出了一种存储器的测试电路和测试方法。
[0031]
本公开的一种典型的实施方式中,提供了一种存储器的测试电路,上述存储器包括至少一个存储单元,上述存储单元包括第一端和第二端,其中,该测试电路包括电流施加单元和电压读取单元,上述电流施加单元的两端分别与上述第一端和上述第二端电连接,电流施加单元用于向上述存储单元提供恒定电流;上述电压读取单元的两端分别与上述第一端和上述第二端电连接,上述电压读取单元用于读取上述存储单元在通入上述恒定电流时的电压。
[0032]
上述的测试电路中,电流施加单元向存储单元提供恒定的电流,使得存储单元在恒定的电流下工作,电压读取单元读取存储单元在恒定电流时的电压,这样利用恒定电流和读取得到的电压就可以计算得到存储单元的电阻,该电阻仅为存储单元的电阻,不包括串联的其他的寄生电阻16,所以该测试电路对存储单元的电阻的检测结果较准确。
[0033]
本公开的一种具体的实施例中,如图2和图3所示,上述电流施加单元包括电流源70,上述电流源70的两端分别与上述第一端和上述第二端电连接,上述电压读取单元包括电压表80,上述电压表80的两端分别与上述第一端和上述第二端电连接。这样就可以以较简单的方式实现较精确的测试。
[0034]
本公开的测试电路可以对简单的只包括一个存储单元的存储器进行测试,可以对包括多个存储单元的存储器进行测试,并且,对应的存储器可以为MRAM,也可以为RRAM、PCRAM或FeRAM。本领域技术人员可以将本公开的测试电路应用在各种存储器的存储单元的电阻测试过程中。
[0035]
当存储器包括多个以阵列方式分布的上述存储单元10时,如图3所示,上述电流施加单元还包括第一选择器20,第一选择器20包括两个第一输出端和两个第一输入端,两个上述第一输出端分别与预定的上述存储单元10的第一端和第二端电连接,这样使得第一选择器与预定的存储单元电连接,预定的存储单元就是待测的存储单元,当待测的存储单元发生变化时,即需要检测其他的存储单元时,将第一选择器与其他的待测的存储单元电连接,第一选择器的两个第一输入端分别与上述电流源70的两端电连接;电压读取单元还包括第二选择器30,第二选择器包括两个第二输出端和两个第二输入端,两个第二输入端分别与预定的上述存储单元10的上述第一端和上述第二端电连接,两个第二输入端分别与上述电压表80的两端电连接,且在读取预定的上述存储单元10的电阻的过程中,上述第一选择器20和上述第二列选择器均与预定的上述存储单元10电连接。
[0036]
需要说明的是,在检测的过程中,第一选择器和第二选择器与相同的一个存储单元电连接,这样保证了电流源和电压表电连接的是同一个存储单元,这样才能对同一个存储单元进行检测。
[0037]
需要说明的是,读取过程中施加的恒定电流较小,不会操作存储单元。
[0038]
本公开的一种具体的实施例中,如图3所示,上述第一选择器20为源极线/位线选择器,用于电连接对应的存储单元的源极线和位线,上述第二选择器30为源极线/位线选择器,用于电连接预定的存储单元的源极线15和位线14。
[0039]
本公开的另一种实施例中,各上述存储单元10包括驱动器11和与上述驱动器11电连接的存储电阻12,上述第二选择器30包括多个并联的开关,上述开关与上述驱动器11一一对应串联。当与某个驱动器电连接的开关闭合时,对应的该第二选择器即与该驱动器对应的存储单元电连接,这样就可以读取对应的该存储单元两端的电压。
[0040]
需要说明的是,上述的驱动器可以为现有技术中任何可用的驱动器,比如三极管、二极管等,本领域技术人员可以根据实际情况将选择合适的驱动器。上述的存储电阻也可以是现有技术中的任何可用的存储电阻,比如MTJ等。上述的开关也可以为现有技术中任何可用的开关,比如三极管、二极管等,本领域技术人员可以根据实际情况选择合适的开关与对应的驱动器电连接。
[0041]
为了更加方便高效地选定一个存储单元来检测,本公开的一种实施例中,上述电流施加单元还包括第一译码器40,上述测试电路还包括第二译码器50,上述电压读取单元还包括第三译码器60。
[0042]
第一译码器40与上述第一选择器20电连接,上述第一译码器40用于产生第一选择信号并传输至上述第一选择器20,上述第一选择信号用于选择预定的上述存储单元10;第二译码器50与上述存储器电连接,上述第二译码器50用于产生第二选择信号并传输至上述存储器,上述第二选择信号用于控制预定的上述存储单元10所在行的控制端,以控制对应的存储单元的晶体管的开启;第三译码器60与上述第二选择器30电连接,上述第三译码器60用于产生第三选择信号并传输至上述第二选择器30,上述第三选择信号用于选择预定的上述存储单元10,在读取预定的上述存储单元10的电阻的过程中,上述第一译码器40与上述第三译码器60均选择预定的上述存储单元10,第二译码器选择预定的上述存储单元10所在的行,这样三个译码器共同的作用使得预定的存储单元处于工作状态,第一译码器和第三译码器在读操作时具有相同的地址。
[0043]
为了更加方便地控制第二选择器的状态,本公开的一种实施例中,上述第三译码器60包括读使能端61,上述读使能端61的输入电压控制上述第二选择器30的开启和关闭。在写操作过程中,读使能端为低电压,将第二译码器关闭,所有开关断开,第二选择器关闭。在读操作过程中,读使能端为高电压,将第二译码器打开,所有开关闭合,第二选择器打开。
[0044]
本公开的一种具体的实施例中,如图3所示,上述驱动器11为MOS管,上述MOS管包括源极、栅极和漏极,上述存储器还包括多个间隔设置的源极线15、多个间隔设置的字线13和多个间隔设置的位线14,上述源极线15与上述源极一一对应地电连接,上述字线13与一行上述MOS管的上述栅极均电连接,上述位线14与上述存储电阻12一一对应地电连接,上述源极线15的任意一端为上述第一端,上述位线14的任意一端为上述第二端,上述字线13的任意一端为上述控制端。即第一选择器的两个上述第一输出端分别与预定的上述存储单元10的源极线和位线电连接,第二选择器的两个上述第二输入端分别与预定的上述存储单元10的源极线和位线电连接。第二译码器与字线电连接。
[0045]
本公开的另一种实施例中,所述第一选择器20为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线15和所述位线14电连接。
[0046]
本公开的再一种实施例中,所述第二选择器30为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线15和所述位线14电连接。
[0047]
本公开的又一种实施例中,所述第一选择器20和所述第二选择器30均为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线15和所述位线14电连接。
[0048]
本公开的另一种典型的实施方式中,提供了一种存储器的测试方法,该测试方法采用上述的测试电路来实施。
[0049]
本公开的再一种典型的实施方式中,提供了一种存储器的测试方法,上述存储器包括至少一个存储单元10,该测试方法包括:向预定的存储单元10输入恒定电流;读取预定的上述存储单元10两端的电压;根据上述恒定电流和上述电压计算预定的上述存储单元10的电阻。
[0050]
上述的测试方法中,利用恒定电流和读取得到的电压就可以计算得到存储单元的电阻,该电阻仅为存储单元的电阻,不包括串联的其他寄生电阻,所以该测试电路对存储单元的电阻的检测结果较准确。
[0051]
本公开的另一种实施例中,上述存储器包括多个以阵列方式分布的上述存储单元10,在向预定的上述存储单元10输入恒定电流之前,上述测试方法还包括:选择出预定的上述存储单元10;在读取预定的上述存储单元10两端的电压之前,上述测试方法还包括:选择出预定的上述存储单元10。这样就可以在多个存储单元中选出带测定的存储单元,即预定的存储单元,进而对其进行测试。
[0052]
为了使得本领域技术人员能够更加清楚地了解本公开的技术方案以及技术效果,以下将结合具体的实施例来说明。
[0053]
实施例
[0054]
如图3所示,该存储器的测试电路包括电流施加单元、电压读取单元和第二译码器。
[0055]
上述电流施加单元包括电流源70、第一选择器20和第一译码器40;上述电压读取单元包括电压表80、第二选择器30和第三译码器60。各个器件的连接关系见图3以及上述的描述。
[0056]
存储器包括多个阵列排布的存储单元,存储器的存储容量为128k,行地址为10位,列地址为7位。各上述存储单元10包括驱动器11和与上述驱动器11电连接的存储电阻12,上述驱动器11为MOS管,上述MOS管包括源极、栅极和漏极,上述存储电阻为MTJ位元,上述存储器还包括多个间隔设置的源极线15、多个间隔设置的字线13和多个间隔设置的位线14,上述源极线15与上述源极一一对应地电连接,上述字线13与一行上述MOS管的上述栅极均电连接,上述位线14与上述存储电阻12一一对应地电连接。
[0057]
第二选择器包括多个并联的MOS管,MOS管的漏极和存储单元中的MOS管的位线一一对应电连接,MOS管的栅极和存储单元中的MOS管的源极线一一对应电连接,所有的MOS管的源极并联在一起,且与第三译码器电连接。
[0058]
存储单元的测试过程包括:
[0059]
写入过程:第一译码器发出第一选择信号并传输到第一选择器,第一选择器根据第一选择信号,将两个上述第一输出端分别与预定的上述存储单元10的位线和源极线电连接,将第二译码器与预定的存储单元所在的列的字线电连接,预定的存储单元在恒定电流下工作。第三译码器的读使能端位于低电位。
[0060]
读出过程:第三译码器的读使能端位于高电位,第二译码器发出第二选择信号并传输到预定存储单元中,第二译码器与预定的存储单元所在的行的字线电连接,第二选择器根据第三择信号,将两个上述第二输入端分别与预定的上述存储单元10的位线和源极线电连接,电压表读出预定的存储单元的电压,根据读出的电压和电流源提供的恒定电流计算得到预定的存储单元的电阻。
[0061]
需要说明的是,图中的“VCSL”表示第一译码器和第三译码器的电源电压,“WLDRV”表示第三译码器的字线驱动电压,“VSUB”表示MOS管的衬底电压。
[0062]
从以上的描述中,可以看出,本公开上述的实施例实现了如下技术效果:
[0063]
1)、本公开的测试电路中,电流施加单元向存储单元提供恒定的电流,使得存储单元在恒定的电流下工作,电压读取单元读取存储单元在恒定电流时的电压,这样利用恒定电流和读取得到的电压就可以计算得到存储单元的电阻,该电阻仅为存储单元的电阻,不包括串联的其他寄生电阻,所以该测试电路对存储单元的电阻的检测结果较准确。
[0064]
2)、本公开的测试方法中,利用恒定电流和读取得到的电压就可以计算得到存储单元的电阻,该电阻仅为存储单元的电阻,不包括串联的其他寄生电阻,所以该测试电路对存储单元的电阻的检测结果较准确。
[0065]
以上所述仅为本公开的优选实施例而已,并不用于限制本公开,对于本领域的技术人员来说,本公开可以有各种更改和变化。凡在本公开的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本公开的保护范围之内。

权利要求书

[权利要求 1]
一种存储器的测试电路,所述存储器包括至少一个存储单元(10),所述存储单元(10)包括第一端和第二端,其特征在于,所述测试电路包括: 电流施加单元,所述电流施加单元的两端分别与所述第一端和所述第二端电连接,所述电流施加单元用于向所述存储单元(10)提供恒定电流; 电压读取单元,所述电压读取单元的两端分别与所述第一端和所述第二端电连接,所述电压读取单元用于读取所述存储单元(10)在所述恒定电流时的电压。
[权利要求 2]
根据权利要求1所述的测试电路,其特征在于,所述电流施加单元包括电流源(70),所述电流源(70)的两端分别与所述第一端和所述第二端电连接,所述电压读取单元包括电压表(80),所述电压表(80)的两端分别与所述第一端和所述第二端电连接。
[权利要求 3]
根据权利要求2所述的测试电路,其特征在于,所述存储器包括多个以阵列方式分布的所述存储单元(10), 所述电流施加单元还包括: 第一选择器(20),包括两个第一输出端和两个第一输入端,两个所述第一输出端分别与预定的所述存储单元(10)的所述第一端和所述第二端电连接,两个所述第一输入端分别与所述电流源(70)的两端电连接; 所述电压读取单元还包括: 第二选择器(30),包括两个第二输出端和两个第二输入端,两个所述第二输入端分别与预定的所述存储单元(10)的所述第一端和所述第二端电连接,两个所述第二输出端分别与所述电压表(80)的两端电连接。
[权利要求 4]
根据权利要求3所述的测试电路,其特征在于,各所述存储单元(10)包括驱动器(11)和与所述驱动器(11)电连接的存储电阻(12),所述第二选择器(30)包括多个并联的开关,所述开关与所述驱动器(11)一一对应串联。
[权利要求 5]
根据权利要求4所述的测试电路,其特征在于, 所述电流施加单元还包括:第一译码器(40),与所述第一选择器(20)电连接,所述第一译码器(40)用于产生第一选择信号并传输至所述第一选择器(20),所述第一选择信号用于选择预定的所述存储单元(10); 所述测试电路还包括:第二译码器(50),与所述存储器电连接,所述第二译码器(50)用于产生第二选择信号并传输至所述存储器,所述第二选择信号用于控制预定的所述存储单元(10)所在行的控制端; 所述电压读取单元还包括:第三译码器(60),与所述第二选择器(30)电连接,所述第三译码器(60)用于产生第三选择信号并传输至所述第二选择器(30),所述第三选择信号用于选择预定的所述存储单元(10),且在读取预定的所述存储单元(10) 的电阻的过程中,所述第一译码器(40)与所述第三译码器(60)均选择预定的所述存储单元(10)。
[权利要求 6]
根据权利要求5所述的测试电路,其特征在于,所述第三译码器(60)包括读使能端(61),所述读使能端(61)的输入电压控制所述第二选择器(30)的开启和关闭。
[权利要求 7]
根据权利要求5所述的测试电路,其特征在于,所述驱动器(11)为MOS管,所述MOS管包括源极、栅极和漏极,所述存储器还包括多个间隔设置的源极线(15)、多个间隔设置的字线(13)和多个间隔设置的位线(14),所述源极线(15)与所述源极一一对应地电连接,所述字线(13)与一行所述MOS管的所述栅极均电连接,所述位线(14)与所述存储电阻(12)一一对应地电连接,所述源极线(15)的任意一端为所述第一端,所述位线(14)的任意一端为所述第二端,所述字线(13)的任意一端为所述控制端。
[权利要求 8]
根据权利要求7所述的测试电路,其特征在于,所述第一选择器(20)为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线(15)和所述位线(14)电连接。
[权利要求 9]
根据权利要求7所述的测试电路,其特征在于,所述第二选择器(30)为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线(15)和所述位线(14)电连接。
[权利要求 10]
根据权利要求7所述的测试电路,其特征在于,所述第一选择器(20)和所述第二选择器(30)均为源极线/位线选择器,所述源极线/位线选择器用于与预定的所述存储单元的所述源极线(15)和所述位线(14)电连接。
[权利要求 11]
一种存储器的测试方法,其特征在于,所述存储器包括至少一个存储单元(10),所述测试方法包括: 向预定的存储单元(10)输入恒定电流; 读取预定的所述存储单元(10)两端的电压; 根据所述恒定电流和所述电压计算预定的所述存储单元(10)的电阻。
[权利要求 12]
根据权利要求11所述的测试方法,其特征在于,所述存储器包括多个以阵列方式分布的所述存储单元(10), 在向预定的所述存储单元(10)输入恒定电流之前,所述测试方法还包括:选择出预定的所述存储单元(10); 在读取预定的所述存储单元(10)两端的电压之前,所述测试方法还包括:选择出预定的所述存储单元(10)。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]