(12) International Application Status Report

Received at International Bureau: 09 March 2015 (09.03.2015)

Information valid as of: 18 August 2015 (18.08.2015)

Report generated on: 27 January 2020 (27.01.2020)

(10) Publication number: (43) Publication date: (26) Publication language:
WO 2015/13708117 September 2015 (17.09.2015) Japanese (JA)

(21) Application number: (22) Filing date: (25) Filing language:
PCT/JP2015/05471020 February 2015 (20.02.2015) Japanese (JA)

(31) Priority number(s): (32) Priority date(s): (33) Priority status:
2014-047609 (JP)11 March 2014 (11.03.2014) Priority document received (in compliance with PCT Rule 17.1)

(51) International Patent Classification:
H01L 21/8234 (2006.01); H01L 21/28 (2006.01); H01L 21/336 (2006.01); H01L 27/088 (2006.01); H01L 29/41 (2006.01); H01L 29/417 (2006.01); H01L 29/66 (2006.01); H01L 29/786 (2006.01)

(71) Applicant(s):
NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY [JP/JP]; 3-1, Kasumigaseki 1-chome, Chiyoda-ku, Tokyo 1008921 (JP) (for all designated states)

(72) Inventor(s):
MORI Takahiro; c/o National Institute of Advanced Industrial Science and Technology Tsukuba Central 4, 1-1, Higashi 1-chome, Tsukuba-shi, Ibaraki 3058562 (JP)

(74) Agent(s):
SHIODA Shin; Hometown patent office, Wako Building 201, 10-14, Takezono 2-chome, Tsukuba-shi, Ibaraki 3050032 (JP)

(54) Title (EN): INTEGRATED CIRCUIT COMPOSED OF TUNNEL FIELD-EFFECT TRANSISTORS AND METHOD FOR MANUFACTURING SAME
(54) Title (FR): CIRCUIT INTÉGRÉ COMPOSÉ DE TRANSISTORS À EFFET DE CHAMP TUNNEL ET MÉTHODE DE FABRICATION DE CELUI-CI
(54) Title (JA): トンネル電界効果トランジスタによる集積回路及びその製造方法

(57) Abstract:
(EN): [Problem] To reduce parasitic capacitance and parasitic resistance, while reducing the cost and area necessary for forming a circuit wherein two tunnel field-effect transistors are electrically connected to each other. [Solution] This integrated circuit composed of tunnel field-effect transistors is characterized in that: a first tunnel field-effect transistor, in which one of a first P-type region and a first N-type region operates as a source region and the other one operates as a drain region, and a second tunnel field-effect transistor, in which one of a second P-type region and a second N-type region operates as a source region and the other one operates as a drain region, are formed in one active region so as to have the same polarity; the first tunnel field-effect transistor and the second tunnel field-effect transistor are formed so that the first P-type region and the second N-type region are adjacent to each other; and the first P-type region and the second N-type region adjacent to each other are electrically connected by a metal semiconductor alloy film.
(FR): Le problème de l'invention est de réduire la capacité parasite et la résistance parasite, tout en réduisant le coût et l'aire nécessaires pour former un circuit dans lequel deux transistors à effet de champ tunnel sont connectés électriquement entre eux. La solution de l'invention concerne un circuit intégré composé de transistors à effet de champ tunnel qui est caractérisé comme suit : un premier transistor à effet de champ tunnel, dans lequel une région parmi une première région de type P et une première région de type N fonctionne comme région source et l'autre région fonctionne comme région drain, et un deuxième transistor à effet de champ tunnel, dans lequel une région parmi une deuxième région de type P et une deuxième région de type N fonctionne comme une région source et l'autre région fonctionne comme une région drain, sont formés dans une région active de façon à avoir la même polarité ; le premier transistor à effet de champ tunnel et le deuxième transistor à effet de champ tunnel sont formés de façon que la première région de type P et la deuxième région de type N soient adjacentes l'une à l'autre ; et la première région de type P et la deuxième région de type N adjacentes l'une à l'autre sont connectées électriquement par un film d'alliage semi-conducteur en métal.
(JA): 【課題】2つのトンネル電界効果トランジスタを電気的に接続した回路の形成に必要な面積及びコストを減少させ、かつ、寄生容量・寄生抵抗も減少させる。 【解決手段】トンネル電界効果トランジスタによる集積回路は、第1のP型領域及び第1のN型領域の一方がソース領域、他方がドレイン領域として動作する第1のトンネル電界効果トランジスタと、第2のP型領域及び第2のN型領域の一方がソース領域、他方がドレイン領域として動作する第2のトンネル電界効果トランジスタとが、同一極性で一つの活性領域に形成されるとともに前記第1のP型領域と前記第2のN型領域とが隣接するように形成され、隣接する前記第1のP型領域と前記第2のN型領域とが金属半導体合金膜により電気的に接続されていることを特徴とする。

International search report:
Received at International Bureau: 27 April 2015 (27.04.2015) [JP]

International Report on Patentability (IPRP) Chapter II of the PCT:
Not available

(81) Designated States:
AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
European Patent Office (EPO) : AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR
African Intellectual Property Organization (OAPI) : BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG
African Regional Intellectual Property Organization (ARIPO) : BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW
Eurasian Patent Organization (EAPO) : AM, AZ, BY, KG, KZ, RU, TJ, TM