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1. WO2021078318 - WAFER-LEVEL-TESTVERFAHREN FÜR OPTO-ELEKTRONISCHE CHIPS

Veröffentlichungsnummer WO/2021/078318
Veröffentlichungsdatum 29.04.2021
Internationales Aktenzeichen PCT/DE2020/100521
Internationales Anmeldedatum 19.06.2020
IPC
G01R 31/28 2006.01
GSektion G Physik
01Messen; Prüfen
RMessen elektrischer Größen; Messen magnetischer Größen
31Anordnungen zum Prüfen auf elektrische Eigenschaften; Anordnungen zur Bestimmung des Ortes elektrischer Fehler; Anordnungen zum elektrischen Prüfen, gekennzeichnet durch den zu prüfenden Gegenstand, soweit nicht anderweitig vorgesehen
28Prüfen elektronischer Schaltungen, z.B. Signalverfolger
G01R 31/311 2006.01
GSektion G Physik
01Messen; Prüfen
RMessen elektrischer Größen; Messen magnetischer Größen
31Anordnungen zum Prüfen auf elektrische Eigenschaften; Anordnungen zur Bestimmung des Ortes elektrischer Fehler; Anordnungen zum elektrischen Prüfen, gekennzeichnet durch den zu prüfenden Gegenstand, soweit nicht anderweitig vorgesehen
28Prüfen elektronischer Schaltungen, z.B. Signalverfolger
302kontaktloses Prüfen
308unter Verwendung von nicht-ionisierender elektromagnetischer Strahlung, z.B. optischer Strahlung
311von integrierten Schaltungen
CPC
G01R 31/2891
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
2851Testing of integrated circuits [IC]
2886Features relating to contacting the IC under test, e.g. probe heads; chucks
2891related to sensing or controlling of force, position, temperature
G01R 31/311
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
302Contactless testing
308using non-ionising electromagnetic radiation, e.g. optical radiation
311of integrated circuits
Anmelder
  • JENOPTIK OPTICAL SYSTEMS GMBH [DE]/[DE]
Erfinder
  • GNAUSCH, Tobias
  • GRUNDMANN, Armin
  • KADEN, Thomas
  • JANUNTS, Norik
  • BÜTTNER, Robert
  • KARRAS, Christian
Vertreter
  • SCHALLER, Renate
  • FREITAG, Joachim
  • OEHMKE, Volker
Prioritätsdaten
10 2019 007 516.125.10.2019DE
Veröffentlichungssprache Deutsch (DE)
Anmeldesprache Deutsch (DE)
Designierte Staaten
Titel
(DE) WAFER-LEVEL-TESTVERFAHREN FÜR OPTO-ELEKTRONISCHE CHIPS
(EN) WAFER-LEVEL TEST METHOD FOR OPTOELECTRONIC CHIPS
(FR) PROCÉDÉ DE TEST SUR TRANCHE POUR PUCES OPTOÉLECTRONIQUES
Zusammenfassung
(DE)
Die Erfindung betrifft ein Verfahren zum Testen von auf einem Wafer angeordneten opto-elektronischen Chips (1) mit elektrischen Schnittstellen in Form von Kontaktpads (1.1) und hierzu fest angeordneten optischen Schnittstellen in Form von optischen Umlenkelementen (1.2), z.B. Gitterkopplern, mit einem spezifischen Kopplungswinkel (a). Dabei wird in drei Justierschritten der Wafer mit einem der Chips (1) so zu einem Kontaktierungsmodul (2) justiert, dass die elektrischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) miteinander in Kontakt stehen und die optischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) eine Maximum-Position der optischen Kopplung einnehmen.
(EN)
The invention relates to a method for testing optoelectronic chips (1) that are arranged on a wafer and comprise electric interfaces in the form of contact pads (1.1) and optical interfaces in the form of optical deflection elements (1.2), e.g. grating couplers, which are arranged in a fixed manner relative to the electric interfaces and have a specific coupling angle (a). The wafer is adjusted in three adjustment steps in such a manner that one of the chips (1) is positioned relative to a contacting module (2) such that the electric interfaces of the chip (1) and the contacting module (2) are in contact with one another and the optical interfaces of the chip (1) and the contacting module (2) assume a maximum position of the optical coupling.
(FR)
L'invention concerne un procédé de test de puces optoélectroniques (1) qui sont disposées sur une tranche et qui comprennent des interfaces électriques sous la forme de plages de contact (1.1) et des interfaces optiques sous la forme d'éléments de déviation optiques (1.2), par exemple des coupleurs à réseau, qui sont disposés de manière fixe par rapport aux interfaces électriques et qui présentent un angle de couplage (a) déterminé. La tranche est ajustée en trois étapes de réglage de telle sorte que l'une des puces (1) soit positionnée par rapport à un module de contact (2) de manière à ce que les interfaces électriques de la puce (1) et du module de contact (2) soient en contact l'une avec l'autre et que les interfaces optiques de la puce (1) et du module de contact (2) prennent une position maximale du couplage optique.
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