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1. (WO2019012630) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
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Veröff.-Nr.: WO/2019/012630 Internationale Anmeldenummer PCT/JP2017/025434
Veröffentlichungsdatum: 17.01.2019 Internationales Anmeldedatum: 12.07.2017
IPC:
H01L 29/786 (2006.01) ,G02F 1/1368 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
66
Typen von Halbleiterbauelementen
68
steuerbar allein durch den einer Elektrode, die nicht den gleichzurichtenden, zu verstärkenden oder zu schaltenden Strom führt, zugeführten elektrischen Strom oder durch das an eine solche Elektrode angelegte elektrische Potenzial
76
Unipolar-Bauelemente
772
Feldeffekt-Transistoren
78
mit Feldeffekt, der durch ein isoliertes Gate hervorgerufen ist
786
Dünnfilm-Transistoren
G Physik
02
Optik
F
Vorrichtungen oder Anordnungen, deren optische Arbeitsweise durch Änderung der optischen Eigenschaften des Mediums der Vorrichtungen oder Anordnungen geändert wird zum Steuern der Intensität, Farbe, Phase, Polarisation oder der Richtung von Lichtstrahlen, z.B. Schalten, Austasten, Modulieren oder Demodulieren; Techniken oder Verfahren für deren Arbeitsweise; Frequenzänderung; nichtlineare Optik; optische logische Elemente; optische Analog-Digital-Umsetzer
1
Vorrichtungen oder Anordnungen zum Steuern der Intensität, Farbe, Phase, Polarisation oder der Richtung von Lichtstrahlen einer unabhängigen Lichtquelle, z.B. Schalten, Austasten oder Modulieren; nichtlineare Optik
01
zum Steuern der Intensität, der Phase, der Polarisation oder der Farbe
13
basierend auf Flüssigkristallen, z.B. einzelne Flüssigkristall-Anzeigezellen
133
Konstruktiver Aufbau; Betrieb von Flüssigkristallzellen; Schaltungsanordnungen
136
Flüssigkristall-Zellen, baulich vereinigt mit einer Halbleiter-Schicht oder -Substrat, z.B. Zellen als Teil eines integrierten Schaltkreises
1362
Aktive matrizenadressierte Zellen
1368
mit einer Drei-Elektroden-Einrichtung als Schaltelement
Anmelder:
堺ディスプレイプロダクト株式会社 SAKAI DISPLAY PRODUCTS CORPORATION [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumicho, Sakai-ku, Sakai-shi, Osaka 5908522, JP
Erfinder:
石田 茂 ISHIDA, Shigeru; --
井上 智博 INOUE, Tomohiro; --
高倉 良平 TAKAKURA, Ryohei; --
Vertreter:
奥田 誠司 OKUDA Seiji; JP
Prioritätsdaten:
Titel (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(JA) 半導体装置およびその製造方法
Zusammenfassung:
(EN) This semiconductor device is provided with a thin-film transistor 101 having: a semiconductor layer 4 which is provided on a gate electrode 2 with a gate insulation layer 3 interposed therebetween, and has a first region Rs, a second region Rd, and a region RG between a source and drain, positioned between the first region and the second region, and overlapping the gate electrode when viewed from the normal direction of a substrate; a protective layer 5 disposed on the semiconductor layer 4; a first contact layer Cs contacting the first region and a second contact layer Cd contacting the second region; a source electrode 8s; and a drain electrode 8d. The semiconductor layer 4 contains a crystalline silicon region 4p, and at least a portion of the crystalline silicon region 4p is positioned at the region RG between the source and drain. At least one opening 10 that penetrates the protective layer 5 and the semiconductor layer 4 and reaches the gate insulation layer 3 is provided, and when viewed from the normal direction of the substrate, at least one opening 10 is positioned in the region RG between the source and drain.
(FR) Le dispositif à semi-conducteurs de l'invention est équipé d'un transistor à couche mince qui possède : une couche semi-conductrice (4) qui est agencée sur une électrode de grille (2) avec une couche d'isolation de grille (3) pour intermédiaire, et qui possède une première région (Rs), une seconde région (Rd) et une région entre source et drain (RG) positionnée entre la première et la seconde région et se superposant à l'électrode de grille dans une vue dans la direction normale d'un substrat ; une couche protectrice (5) qui est disposée sur la couche semi-conductrice (4) ; une première ainsi qu'une seconde couche de contact (Cs, Cd) respectivement en contact avec la première et la seconde région ; une électrode source (8s) ; et une électrode drain (8d). La couche semi-conductrice (4) contient une région de silicium cristallin (4p). Au moins une partie de la région de silicium cristallin (4p) est positionnée dans la région entre source et drain (RG). Au moins une partie ouverture (10) traversant la couche protectrice (5) et la couche semi-conductrice (4) et atteignant la couche d'isolation de grille (3), est agencée, et au moins une partie ouverture (10) est positionnée à l'intérieur de la région entre source et drain (RG) dans une vue dans la direction normale du substrat.
(JA) 半導体装置は、ゲート電極2上にゲート絶縁層3を介して設けられ、第1領域Rs、第2領域Rd、および、第1領域および第2領域の間に位置し、かつ、基板の法線方向から見たときゲート電極と重なるソースドレイン間領域RGを有する半導体層4と、半導体層4上に配置された保護層5と、第1領域に接する第1コンタクト層Csおよび第2領域に接する第2コンタクト層Cdと、ソース電極8sと、ドレイン電極8dとを有する薄膜トランジスタ101を備え、半導体層4は結晶質シリコン領域4pを含み、結晶質シリコン領域4pの少なくとも一部はソースドレイン間領域RGに位置しており、保護層5および半導体層4を貫通し、かつ、ゲート絶縁層3に達する少なくとも1つの開口部10が設けられており、基板の法線方向から見たとき、少なくとも1つの開口部10はソースドレイン間領域RG内に位置している。
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Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)