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1. (WO2019009872) SELF-ALIGNED BACK-GATE TOP-CONTACT THIN-FILM TRANSISTOR
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Veröff.-Nr.: WO/2019/009872 Internationale Anmeldenummer PCT/US2017/040551
Veröffentlichungsdatum: 10.01.2019 Internationales Anmeldedatum: 01.07.2017
IPC:
H01L 29/786 (2006.01) ,H01L 29/40 (2006.01) ,H01L 21/033 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
66
Typen von Halbleiterbauelementen
68
steuerbar allein durch den einer Elektrode, die nicht den gleichzurichtenden, zu verstärkenden oder zu schaltenden Strom führt, zugeführten elektrischen Strom oder durch das an eine solche Elektrode angelegte elektrische Potenzial
76
Unipolar-Bauelemente
772
Feldeffekt-Transistoren
78
mit Feldeffekt, der durch ein isoliertes Gate hervorgerufen ist
786
Dünnfilm-Transistoren
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
40
Elektroden
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
027
Herstellung von Masken auf Halbleiterkörpern für ein folgendes fotolithografisches Verfahren, soweit nicht von H01L21/18 oder H01L21/34178
033
aus anorganischen Schichten
Anmelder:
LIN, Kevin [US/US]; US
LE, Van [US/US]; US
SHARMA, Abhishek [US/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 94054, US
Erfinder:
LIN, Kevin; US
LE, Van; US
SHARMA, Abhishek; US
Vertreter:
BRASK, Justin, K.; US
Prioritätsdaten:
Titel (EN) SELF-ALIGNED BACK-GATE TOP-CONTACT THIN-FILM TRANSISTOR
(FR) TRANSISTOR EN COUCHES MINCES AUTO-ALIGNÉ À CONTACT SUPÉRIEUR ET À GRILLE ARRIÈRE
Zusammenfassung:
(EN) Embodiments of the invention include a method of forming a thin-film transistor (TFT) with self-aligned source and drain electrodes. In an embodiment, the method includes forming a TFT stack. Embodiments include forming a first backbone hardmask over the TFT stack, and forming spacers along sidewalls of the first backbone hardmask. In an embodiment the method also includes forming first trenches into the TFT stack, where the first backbone hardmask and the spacers are used as an etch mask to define the trenches, and depositing a interlayer dielectric (ILD) into the trenches and forming a second backbone hardmask over the ILD, where the second backbone hardmask is formed between the spacers, and removing the spacers. In an embodiment the method includes forming second trenches into the material stack, and forming source electrodes and drain electrodes in the trenches.
(FR) Selon des modes de réalisation, la présente invention porte sur un procédé de formation d'un transistor en couches minces (TFT) doté d'électrodes de source et de drain auto-alignées. Dans un mode de réalisation, le procédé consiste à former un empilement de TFT. Des modes de réalisation consistent à former un premier masque dur de squelette sur l'empilement de TFT, et à former des éléments de cloisonnement le long de parois latérales du premier masque dur de squelette. Dans un mode de réalisation, le procédé consiste également à former des premières tranchées dans l'empilement de TFT, le premier masque dur de squelette et les éléments de cloisonnement étant utilisés comme masque de gravure pour délimiter les tranchées, à déposer un diélectrique de couche intermédiaire (ILD) dans les tranchées et à former un second masque dur de squelette sur l'ILD, le second masque dur de squelette étant formé entre les éléments de cloisonnement, et à retirer les éléments de cloisonnement. Dans un mode de réalisation, le procédé consiste à former des secondes tranchées dans l'empilement de matériaux, et à former des électrodes de source et des électrodes de drain dans les tranchées.
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Veröffentlichungssprache: Englisch (EN)
Anmeldesprache: Englisch (EN)