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1. (WO2019003840) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
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Veröff.-Nr.: WO/2019/003840 Internationale Anmeldenummer PCT/JP2018/021733
Veröffentlichungsdatum: 03.01.2019 Internationales Anmeldedatum: 06.06.2018
IPC:
H01L 21/82 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
70
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind, oder von bestimmten Teilen hiervon; Herstellung von integrierten Schaltungsanordnungen oder von bestimmten Teilen hiervon
77
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind
78
mit nachfolgender Unterteilung des Substrats in eine Vielzahl einzelner Bauelemente
82
zur Herstellung von Bauelementen, die jeweils aus einer Vielzahl von Schaltungselementen bestehen, z.B. integrierte Schaltungen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
70
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind, oder von bestimmten Teilen hiervon; Herstellung von integrierten Schaltungsanordnungen oder von bestimmten Teilen hiervon
77
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind
78
mit nachfolgender Unterteilung des Substrats in eine Vielzahl einzelner Bauelemente
82
zur Herstellung von Bauelementen, die jeweils aus einer Vielzahl von Schaltungselementen bestehen, z.B. integrierte Schaltungen
822
wobei das Substrat ein Halbleiter ist und Silicium-Technologie verwendet wird
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
02
mit Halbleiterschaltungselementen, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; mit integrierten passiven Schaltungselementen mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht
04
wobei das Substrat aus einem Halbleiterkörper besteht
Anmelder:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Erfinder:
岩堀 淳司 IWAHORI Junji; JP
Vertreter:
特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
Prioritätsdaten:
2017-12507727.06.2017JP
Titel (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
Zusammenfassung:
(EN) This semiconductor integrated circuit device that uses a nanowire FET has a circuit block in which a plurality of cell rows (CR1-CR3) comprising a plurality of standard cells (C) aligned in an X-direction are aligned side by side in a Y-direction. The plurality of standard cells (C) are each provided with a plurality of nanowires (NW) extending in the X-direction and disposed at a predetermined pitch (Pn) in the Y-direction. In the plurality of standard cells (C), the cell height (Hc), which is the size in the Y-direction, is M times (where M is an odd number) of half the pitch (Pn) of the nanowires (NW).
(FR) L'invention concerne un dispositif de circuit intégré à semi-conducteur qui utilise un transistor FET à nanofils comprenant un bloc de circuit dans lequel une pluralité de rangées de cellules (CR1-CR3) comprenant une pluralité de cellules standards (C) alignées dans une direction X sont alignées côte à côte dans une direction Y. La pluralité de cellules standards (C) comprennent chacune une pluralité de nanofils (NW) s'étendant dans la direction X et disposés à un pas prédéterminé (Pn) dans la direction Y. Dans la pluralité de cellules standards (C), la hauteur de cellule (Hc), qui est la taille dans la direction Y, est M fois (où M est un nombre impair) la moitié du pas (Pn) des nanofils (NW).
(JA) ナノワイヤFETを用いた半導体集積回路装置は、回路ブロックにおいて、X方向に並ぶ複数のスタンダードセル(C)からなるセル列(CR1~CR3)が、Y方向において複数、並べて配置されている。複数のスタンダードセル(C)は、X方向に延び、Y方向において所定ピッチ(Pn)で配置された複数のナノワイヤ(NW)を備える。複数のスタンダードセル(C)は、Y方向におけるサイズであるセル高さ(Hc)が、ナノワイヤ(NW)のピッチ(Pn)の半分のM倍(Mは奇数)である。
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Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)