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1. (WO2018235843) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND WAFER-ATTACHED STRUCTURE
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Veröff.-Nr.: WO/2018/235843 Internationale Anmeldenummer PCT/JP2018/023373
Veröffentlichungsdatum: 27.12.2018 Internationales Anmeldedatum: 19.06.2018
IPC:
H01L 21/304 (2006.01) ,B23K 26/53 (2014.01) ,B28D 5/04 (2006.01) ,H01L 21/02 (2006.01) ,H01L 21/683 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
04
Bauelemente mit mindestens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang, Verarmungsschicht, Anreicherungsschicht
18
Bauelemente mit Halbleiterkörpern aus Elementen der Gruppe IV des Periodensystems oder AIIIBV-Verbindungen mit oder ohne Fremdstoffe, z.B. Dotierungsmaterialien
30
Behandlung von Halbleiterkörpern unter Verwendung von Verfahren oder Vorrichtungen, soweit nicht von H01L21/20-H01L21/26152
302
zur Änderung der physikalischen Oberflächenbeschaffenheit oder zur Änderung der Form, z.B. Ätzen, Polieren, Sägen, Schneiden
304
Mechanische Behandlung, z.B. Schleifen, Polieren, Sägen, Schneiden
[IPC code unknown for B23K 26/53]
B Arbeitsverfahren; Transportieren
28
Ver- bzw. Bearbeiten von Zement, Ton oder Stein
D
Bearbeiten von Stein oder steinähnlichen Werkstoffen
5
Feinbearbeitung von Edelsteinen, Juwelen, Kristallen, z.B. von Halbleiter-Werkstoff; Vorrichtungen hierfür
04
durch andere nicht rotierende Werkzeuge z.B. hin- und hergehende Werkzeuge
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
67
Vorrichtungen, besonders ausgebildet zur Handhabung von Halbleiterbauelementen oder elektrischen Festkörperbauelementen während ihrer Herstellung oder Behandlung; Vorrichtungen, besonders ausgebildet zur Handhabung von Wafern während der Herstellung oder Behandlung von Halbleiterbauelementen, elektrischen Festkörperbauelementen oder einzelnen Schaltungselementen
683
zum Aufnehmen oder Greifen
Anmelder:
ローム株式会社 ROHM CO., LTD. [JP/JP]; 京都府京都市右京区西院溝崎町21番地 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP
Erfinder:
明田 正俊 AKETA, Masatoshi; JP
富士 和則 FUJI, Kazunori; JP
Vertreter:
特許業務法人あい特許事務所 AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS; 大阪府大阪市中央区南本町二丁目6番12号 サンマリオンNBFタワー21階 Sun Mullion NBF Tower, 21st Floor, 6-12, Minamihommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410054, JP
Prioritätsdaten:
2017-11970419.06.2017JP
Titel (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND WAFER-ATTACHED STRUCTURE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS ET STRUCTURE FIXÉE À UNE TRANCHE
(JA) 半導体装置の製造方法およびウエハ貼着構造体
Zusammenfassung:
(EN) A semiconductor device manufacturing method comprises: a step of preparing a semiconductor wafer source including a first major surface on one side, a second major surface on another side, and a side wall connecting the first major surface and the second major surface; an element forming step of setting a plurality of element forming regions on the first major surface of the semiconductor wafer source, and fabricating semiconductor elements respectively in the plurality of element forming regions; and a wafer source separating step of cutting, after the element forming step, the semiconductor wafer source from a midway portion in the thickness direction of the semiconductor wafer source along a horizontal direction parallel with the first major surface, and thereby separating the semiconductor wafer source into an element-formed wafer and an element-unformed wafer.
(FR) La présente invention concerne un procédé de fabrication d'un dispositif à semi-conducteurs, comprenant : une étape de préparation d'une source de semi-conducteur étagé présentant une première surface principale d'un côté, une seconde surface principale d'un autre côté, et une paroi latérale reliant les première et seconde surfaces principales ; une étape de formation d'éléments consistant à délimiter une pluralité de zones de formation d'éléments sur la première surface principale de la source de semi-conducteur étagé, et à fabriquer des éléments semi-conducteurs respectivement dans la pluralité de zones de formation d'éléments ; et une étape de séparation de source de semi-conducteur étagé consistant à découper, après l'étape de formation d'éléments, la source de semi-conducteur étagé depuis une partie centrale dans le sens de l'épaisseur de la source de semi-conducteur étagé le long d'une direction horizontale parallèle à la première surface principale, et ainsi à diviser la source de semi-conducteur étagé en une tranche formée d'éléments et une tranche non formée d'éléments.
(JA) 半導体装置の製造方法は、一方側の第1主面、他方側の第2主面、ならびに、前記第1主面および前記第2主面を接続する側壁を含む半導体ウエハ源を用意する工程と、前記半導体ウエハ源の前記第1主面に複数の素子形成領域を設定し、前記複数の素子形成領域に半導体素子をそれぞれ作り込む素子形成工程と、前記素子形成工程の後、前記半導体ウエハ源の厚さ方向途中部から前記第1主面に平行な水平方向に沿って前記半導体ウエハ源を切断することにより、前記半導体ウエハ源を素子形成ウエハおよび素子未形成ウエハに分離するウエハ源分離工程と、を含む。
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Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)