In Bearbeitung

Bitte warten ...

Einstellungen

Einstellungen

1. WO2018192987 - VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT

Veröffentlichungsnummer WO/2018/192987
Veröffentlichungsdatum 25.10.2018
Internationale Veröffentlichungsnummer PCT/EP2018/059928
Internationales Anmeldedatum 18.04.2018
IPC
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
04
Bauelemente mit mindestens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang, Verarmungsschicht, Anreicherungsschicht
50
Zusammenbau von Halbleiterbauelementen unter Verwendung von Verfahren oder Vorrichtungen, soweit nicht in einer der Untergruppen H01L21/06-H01L21/326180
60
Anbringen von Anschlussleitungen oder anderen leitenden Teilen, die zur Stromleitung zu oder von einem in Betrieb befindlichen Bauelement dienen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
48
Anordnungen zur Stromleitung zu oder von dem im Betrieb befindlichen Festkörper, z.B. Zuleitungen oder Anschlüsse
488
bestehend aus gelöteten oder gebondeten Anordnungen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
33
Halbleiterbauelemente mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, besonders ausgebildet zur Lichtemission; Verfahren oder Vorrichtungen, besonders ausgebildet für die Herstellung oder Behandlung dieser Bauelemente oder Teilen davon; Einzelheiten dieser Bauelemente
48
charakterisiert durch das Gehäuse
62
Anordnungen für die Zu- oder Ableitung von elektrischem Strom zu bzw. von den Halbleiterkörpern, z.B. Leiterrahmen, Bonddrähte oder Lotkugeln
H01L 21/60 (2006.01)
H01L 23/488 (2006.01)
H01L 33/62 (2010.01)
CPC
B23K 1/0016
B23K 1/19
B23K 1/20
B23K 2101/42
B23K 35/00
H01L 2224/04026
Anmelder
  • OSRAM OPTO SEMICONDUCTORS GMBH [DE/DE]; Leibnizstr. 4 93055 Regensburg, DE
Erfinder
  • WENDT, Mathias; DE
  • WEIMAR, Andreas; DE
Vertreter
  • EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Schloßschmidstr. 5 80639 München, DE
Prioritätsdaten
10 2017 108 422.320.04.2017DE
Veröffentlichungssprache Deutsch (DE)
Anmeldesprache Deutsch (DE)
Designierte Staaten
Titel
(DE) VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT
(EN) METHOD FOR FASTENING A SEMICONDUCTOR CHIP ON A LEAD FRAME, AND ELECTRONIC COMPONENT
(FR) PROCÉDÉ DE FIXATION D’UNE PUCE SEMI-CONDUCTRICE SUR UNE GRILLE DE CONNEXION ET COMPOSANT ÉLECTRONIQUE
Zusammenfassung
(DE)
Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen angegeben. Das Verfahren umfasst die Verfahrensschritte A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), wobei die Lotmetall-Schichtenfolge (2) eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung umfasst, C) Bereitstellen eines Leiterrahmens (3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete vierte Schicht umfassend Indium und/oder Zinn und eine über der vierten Schicht (4d) angeordnete dritte Schicht (4c) umfassend Gold umfasst, E) Bildung einer intermetallischen Zwischenschicht (6), die Gold und Indium, Gold und Zinn und/oder Gold, Zinn und Indium umfasst; G) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die intermetallische Zwischenschicht (6) auf den Leiterrahmen (3), H) Heizen der unter F) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3). Das Verfahren kann zusätzlich einen Verfahrensschritt F) umfassen F) Heizen der unter D) erzeugten Anordnung auf eine gegenüber dem Schmelzpunkt von Zinn und/oder Indium erhöhte Temperatur, wobei sich die intermetallische Zwischenschicht in einem Verfahrensschritt E1) vor Verfahrensschritt F) und/oder in einem Verfahrensschritt E2) nach Verfahrensschritt F) bildet. Die intermetallische Zwischenschicht (6) kann mit dem Indium oder der Indium-Zinn-Legierung der ersten metallischen Schicht (2a) in Verfahrensschritt H) sehr gut benetzt werden, so dass eine sehr gute und stabile Anbringung des Halbleiterchips (1) auf dem Leiterrahmen (3) möglich ist. Die Lotmetall-Schichtenfolge (2) kann eine zweite metallische Schicht (2c) umfassend Gold und eine Barrierenschicht (2b) enthaltend Nickel, Titan, Platin oder eine Verbindung eines dieser Metalle umfassen, wobei Barrierenschicht (2b) zwischen der ersten metallischen Schicht (2a) (In, In-Sn-Legierung) und der zweiten metallischen Schicht (2c) (Au) und die zweite metallische Schicht (2c) (Au) zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnet sind. Die Metallisierungs-Schichtenfolge (4) kann eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfassen, wobei die vierte Schicht (4d) (In und/oder Sn) zwischen der ersten Schicht (4a) (Ni) und der dritten Schicht (4c) (Au) angeordnet ist. Weiterhin kann die Metallisierungs-Schichtenfolge eine zweite Schicht (4b) umfassend Palladium umfassen, die zwischen der ersten Schicht (4a) (Ni) und der vierten Schicht (4d) (In und/oder Sn) angeordnet ist, oder die alternativ zwischen der vierten Schicht (4d) (In und/oder Sn) und der dritten Schicht (4c) (Au) angeordnet ist, wobei in dem letzten Fall zusätzlich eine weitere vierte Schicht umfassend Indium und/oder Zinn zwischen der zweiten Schicht (4b) (Pd) und der dritten Schicht (4c) (Au) angeordnet werden kann. Das bereitgestellte elektronische Bauelement (100) umfasst einen Leiterrahmen (3) und einen über dem Leiterrahmen (3) angeordneten Halbleiterchip (1), wobei zwischen dem Leiterrahmen (3) und dem Halbleiterchip (1) eine Verbindungsschichtenfolge (5) angeordnet ist und die Verbindungsschichtenfolge (5) - eine erste intermetallische Schicht (5a) umfassend Gold und Indium; Gold, Indium und Zinn; Gold, Palladium und Indium; Gold, Palladium, Indium und Zinn; Gold, Palladium, Nickel und Indium; oder Gold, Palladium, Nickel, Indium und Zinn, - eine zweite intermetallische Schicht (5b) umfassend Indium und eine Titanverbindung; Indium, Zinn und eine Titanverbindung; Indium und Nickel; Indium, Zinn und Nickel; Indium und Platin; Indium, Zinn und Platin; Indium und Titan; oder Indium, Zinn und Titan und - eine dritte intermetallische Schicht (5c) umfassend Indium und Gold oder Indium, Zinn und Gold umfasst.
(EN)
The invention relates to a method for fastening a semiconductor chip on a lead frame. The method comprises the following method steps: A) providing a semiconductor chip (1), B) applying a solder metal layer sequence (2) to the semiconductor chip (1), the solder metal layer sequence (2) comprising a first metal layer (2a) comprising indium or an indium-tin alloy, C) providing a lead frame (3), D) applying a metallization layer sequence (4) to the lead frame (3), the metallization layer sequence (4) comprising a fourth layer, which is arranged over the lead frame (3) and comprises indium and/or tin, and a third layer (4c), which is arranged over the fourth layer (4d) and comprises gold, E) forming an intermetallic intermediate layer (6), which comprises gold and indium, gold and tin and/or gold, tin and indium; G) applying the semiconductor chip (1) to the lead frame (3) by means of the solder metal layer sequence (2) and the intermetallic intermediate layer (6), H) heating the arrangement produced under F) in order to fasten the semiconductor chip (1) on the lead frame (3). The method can additionally comprise a method step F): F) heating the arrangement produced under D) to a temperature above the melting point of tin and/or indium, the intermetallic intermediate layer being formed in a method step E1) before method step F) and/or in a method step E2) after method step F). The intermetallic intermediate layer (6) can be wetted very well with the indium or the indium-tin alloy of the first metal layer (2a) in method step H) such that very good and stable attachment of the semiconductor chip (1) to the lead frame (3) is possible. The solder metal layer sequence (2) can comprise a second metal layer (2c) comprising gold and a barrier layer (2b) containing nickel, titanium, platinum or a compound of one of these metals, the barrier layer (2b) being arranged between the first metal layer (2a) (In, In-Sn alloy) and the second metal layer (2c) (Au), and the second metal layer (2c) (Au) being arranged between the barrier layer (2b) and the semiconductor chip (1). The metallization layer sequence (4) can comprise a first layer (4a), which is arranged over the lead frame (3) and comprises nickel, the fourth layer (4d) (In and/or Sn) being arranged between the first layer (4a) (Ni) and the third layer (4c) (Au). Furthermore, the metallization layer sequence can comprise a second layer (4b) comprising palladium, which second layer is arranged between the first layer (4a) (Ni) and the fourth layer (4d) (In and/or Sn) or alternatively between the fourth layer (4d) (In and/or Sn) and the third layer (4c) (Au). In the last case, a further fourth layer comprising indium and/or tin can additionally be arranged between the second layer (4b) (Pd) and the third layer (4c) (Au). The electronic component (100) according to the invention comprises a lead frame (3) and a semiconductor chip (1) arranged over the lead frame (3), a joining layer sequence (5) being arranged between the lead frame (3) and the semiconductor chip (1) and the joining layer sequence (5) comprising a first intermetallic layer (5a) comprising gold and indium; gold, indium and tin; gold, palladium and indium; gold, palladium, indium and tin; gold, palladium, nickel and indium; or gold, palladium, nickel, indium and tin, a second intermetallic layer (5b) comprising indium and a titanium compound; indium, tin and a titanium compound; indium and nickel; indium, tin and nickel; indium and platinum; indium, tin and platinum; indium and titanium; or indium, tin and titanium, and a third intermetallic layer (5c) comprising indium and gold or indium, tin and gold.
(FR)
L’invention concerne un procédé de fixation d’une puce semi-conductrice sur une grille de connexion. Le procédé comprend les étapes de A) mise à disposition d’un puce semi-conductrice (1), B) d’application une suite de couches de métaux à souder (2) sur la puce semi-conductrice (1), la suite de couches de métaux à souder (2) comprenant une première couche métallique (2a) comprenant de l’indium ou un alliage d’indium-zinc, C) la mise à disposition d’une grille de connexion (3), D) l’application d’une suite de couches de métallisation (4) sur la grille de connexion (3), la suite de couches de métallisation (4) comprenant une quatrième couche disposée au-dessus de la grille de connexion, comprenant de l’indium et/ou du zinc et une troisième couche (4c) disposée au-dessus de la quatrième couche (4d), comprenant de l’or, E) la formation d’un couche intermédiaire intermétallique (6) qui comprend de l’or et de l‘indium, de l’or et du zinc et/ou de l’or, du zinc et de l’indium ; G) le montage de la puce semi-conductrice (1) par le biais de la suite de couches de métaux à souder (2) et de la couche intermédiaire intermétallique (6) sur la grille de connexion (3), H) le chauffage de l’assemblage créé sous F) pour la fixation de la puce semi-conductrice (1) sur la grille de connexion (3). Le procédé peut comprendre en outre une étape F) : F) le chauffage de l'assemblage créé sous D) à une température augmentée par rapport au point de fusion du zinc et/ou de l'indium, la couche intermédiaire intermétallique se formant dans une étape E1) avant l'étape F) et/ou dans une étape E2) suivant l'étape F). La couche intermédiaire intermétallique (6) peut être très bien mouillée avec l'indium ou l'alliage indium-zinc de la première couche métallique (2a) de l'étape H), de sorte à rendre possible une très bonne fixation stable de la puce semi-conductrice (1) sur la grille de connexion (3). La suite de couches de métaux à souder (2) peut comprendre une deuxième couche métallique (2c) comprenant de l'or et une couche barrière (2b) contenant du nickel, du titane, du platine ou un composé d'un de ces métaux, la couche barrière (2b) étant disposée entre la première couche métallique (2a) (In, alliage In-Sn) et la deuxième couche métallique (2c) (Au) et la deuxième couche métallique (2c) (Au) étant disposée entre la couche barrière (2b) et la puce semi-conductrice (1). La suite de couches de métallisation (4) peut comprendre une première couche (4), comprenant du nickel, disposée sur la grille de connexion (3), la quatrième couche (4d) (In et/ou Sn) étant disposée entre la première couche (4a) (Ni) et la troisième couche (4c) (Au). La suite de couches de métallisation (4) peut en outre comprendre une deuxième couche (4b) comprenant du palladium, disposée entre la première couche (4a) (Ni) et la quatrième couche (4d) (In et/ou Sn), ou disposée alternativement entre la quatrième couche (4d) (In et/ou Sn) et la troisième couche (4c) (Au), dans le dernier cas une quatrième couche supplémentaire comprenant de l'indium et/ou du zinc pouvant être disposée entre la deuxième couche (4b) (Pd) et la troisième couche (4c) (Au). Le composant électronique (100) mis à disposition comprend une grille de connexion (3) et une puce semi-conductrice (1) disposée sur la grille de connexion (3), une suite de couches de connexion (5) étant disposée entre la grille de connexion (3) et la puce semi-conductrice (1) et la suite de couches de connexion (5) comprenant - une première couche intermétallique (5a) comprenant de l’or et de l‘indium ; de l’or de l’indium et du zinc ; de l’or du palladium et de l’indium ; de l’or, du palladium, de l’indium et du zinc ; de l’or du palladium, du nickel et de l’indium ; ou de l’or, du palladium, du nickel, de l’indium et du zinc, - une deuxième couche intermétallique (5b) comprenant de l’indium et un composé de titane ; de l’indium, du zinc, et un composé de titane ; de l’indium et du nickel ; de l’indium, du zinc et du nickel ; de l’indium et de la platine ; de l‘indium, du zinc et de la platine ; de l’indium et du titane ; ou de l’indium, du zinc et du titane et – une troisièmes couche intermétallique (5c) comprenant de l’indium et de l’or ou de l’indium, du zinc et de l’or.
Auch veröffentlicht als
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten