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1. (WO2018163696) SEMICONDUCTOR DEVICE
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Veröff.-Nr.: WO/2018/163696 Internationale Anmeldenummer PCT/JP2018/004212
Veröffentlichungsdatum: 13.09.2018 Internationales Anmeldedatum: 07.02.2018
IPC:
H01L 21/8238 (2006.01) ,H01L 21/336 (2006.01) ,H01L 27/088 (2006.01) ,H01L 27/092 (2006.01) ,H01L 29/786 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
70
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind, oder von bestimmten Teilen hiervon; Herstellung von integrierten Schaltungsanordnungen oder von bestimmten Teilen hiervon
77
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind
78
mit nachfolgender Unterteilung des Substrats in eine Vielzahl einzelner Bauelemente
82
zur Herstellung von Bauelementen, die jeweils aus einer Vielzahl von Schaltungselementen bestehen, z.B. integrierte Schaltungen
822
wobei das Substrat ein Halbleiter ist und Silicium-Technologie verwendet wird
8232
Feldeffekt-Technologie
8234
MIS-Technologie
8238
Komplementäre Feldeffekt-Transistoren, z.B. CMOS
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
04
Bauelemente mit mindestens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang, Verarmungsschicht, Anreicherungsschicht
18
Bauelemente mit Halbleiterkörpern aus Elementen der Gruppe IV des Periodensystems oder AIIIBV-Verbindungen mit oder ohne Fremdstoffe, z.B. Dotierungsmaterialien
334
Mehrstufenprozess zur Herstellung von unipolaren Bauelementen
335
Feldeffekt-Transistoren
336
mit einem isolierten Gate
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
02
mit Halbleiterschaltungselementen, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; mit integrierten passiven Schaltungselementen mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht
04
wobei das Substrat aus einem Halbleiterkörper besteht
08
ausschließlich mit Halbleiterschaltungselementen einer Art
085
ausschließlich mit Feldeffekt- Schaltungselementen
088
wobei die Schaltungselemente Feldeffekt-Transistoren mit isoliertem Gate sind
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
02
mit Halbleiterschaltungselementen, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; mit integrierten passiven Schaltungselementen mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht
04
wobei das Substrat aus einem Halbleiterkörper besteht
08
ausschließlich mit Halbleiterschaltungselementen einer Art
085
ausschließlich mit Feldeffekt- Schaltungselementen
088
wobei die Schaltungselemente Feldeffekt-Transistoren mit isoliertem Gate sind
092
Komplementäre MIS- Feldeffekt-Transistoren
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
66
Typen von Halbleiterbauelementen
68
steuerbar allein durch den einer Elektrode, die nicht den gleichzurichtenden, zu verstärkenden oder zu schaltenden Strom führt, zugeführten elektrischen Strom oder durch das an eine solche Elektrode angelegte elektrische Potenzial
76
Unipolar-Bauelemente
772
Feldeffekt-Transistoren
78
mit Feldeffekt, der durch ein isoliertes Gate hervorgerufen ist
786
Dünnfilm-Transistoren
Anmelder:
三菱重工業株式会社 MITSUBISHI HEAVY INDUSTRIES, LTD. [JP/JP]; 東京都港区港南二丁目16番5号 16-5, Konan 2-Chome, Minato-ku, Tokyo 1088215, JP
国立研究開発法人宇宙航空研究開発機構 JAPAN AEROSPACE EXPLORATION AGENCY [JP/JP]; 東京都調布市深大寺東町七丁目44番地1 7-44-1, Jindaiji Higashi-machi, Chofu-shi, Tokyo 1828522, JP
Erfinder:
松浦 大介 MATSUURA Daisuke; JP
成田 貴則 NARITA Takanori; JP
加藤 昌浩 KATO Masahiro; JP
小林 大輔 KOBAYASHI Daisuke; JP
廣瀬 和之 HIROSE Kazuyuki; JP
川崎 治 KAWASAKI Osamu; JP
梯 友哉 KAKEHASHI Yuya; JP
伊藤 大智 ITO Taichi; JP
Vertreter:
狩野 芳正 KARINO Yoshimasa; JP
Prioritätsdaten:
2017-04651410.03.2017JP
Titel (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Zusammenfassung:
(EN) An SOI device operation adjusting method provided with: (a) a step of obtaining a drain current-substrate bias voltage characteristic of an NMOS transistor when a source-gate voltage is 0 V; (b) a step of obtaining, from the drain current-substrate bias voltage characteristic, a lowest substrate bias voltage which is a lowest substrate bias voltage when the NMOS transistor turns on; (c) a step of determining an upper limit value of a substrate bias voltage of a PMOS transistor as being the voltage obtained by subtracting a p-n junction built-in potential from the lowest substrate bias voltage; and (d) a step of determining a positive voltage lower than the upper limit value for the substrate bias voltage of the PMOS transistor. The method achieves both a decrease in power consumption and maintenance of radiation resistance in an SOI device.
(FR) La présente invention concerne un procédé de réglage de fonctionnement de dispositif SOI qui comprend : (a) une étape consistant à obtenir une caractéristique de tension de polarisation de substrat de courant de drain d'un transistor NMOS lorsqu'une tension de grille-source est de 0 V ; (b) une étape consistant à obtenir, à partir de la caractéristique de tension de polarisation de substrat de courant de drain, une tension de polarisation de substrat la plus faible qui est une tension de polarisation de substrat la plus faible lorsque le transistor NMOS s'allume ; (c) une étape consistant à déterminer une valeur limite supérieure d'une tension de polarisation de substrat d'un transistor PMOS comme étant la tension obtenue par soustraction d'un potentiel intégré de jonction p-n à partir de la tension de polarisation de substrat la plus faible ; et (d) une étape consistant à déterminer une tension positive inférieure à la valeur limite supérieure pour la tension de polarisation de substrat du transistor PMOS. Le procédé permet à la fois une diminution de la consommation d'énergie et un maintien de la résistance aux rayonnements dans un dispositif SOI.
(JA) SOIデバイスの動作調整方法が、(a)ソース-ゲート間電圧が0Vである場合のNMOSトランジスタのドレイン電流-基板バイアス電圧特性を得るステップと、(b)ドレイン電流-基板バイアス電圧特性から、NMOSトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、(c)PMOSトランジスタの基板バイアス電圧の上限値を、該最低基板バイアス電圧からpn接合のビルトインポテンシャルを減じた電圧として決定するステップと、(d)PMOSトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。SOIデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現する。
front page image
Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)