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1. (WO2018159126) SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE
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Veröff.-Nr.: WO/2018/159126 Internationale Anmeldenummer PCT/JP2018/001143
Veröffentlichungsdatum: 07.09.2018 Internationales Anmeldedatum: 17.01.2018
IPC:
H01L 27/088 (2006.01) ,H01L 21/762 (2006.01) ,H01L 27/144 (2006.01) ,H01L 27/146 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
02
mit Halbleiterschaltungselementen, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; mit integrierten passiven Schaltungselementen mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht
04
wobei das Substrat aus einem Halbleiterkörper besteht
08
ausschließlich mit Halbleiterschaltungselementen einer Art
085
ausschließlich mit Feldeffekt- Schaltungselementen
088
wobei die Schaltungselemente Feldeffekt-Transistoren mit isoliertem Gate sind
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
70
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind, oder von bestimmten Teilen hiervon; Herstellung von integrierten Schaltungsanordnungen oder von bestimmten Teilen hiervon
71
Herstellung von bestimmten Teilen der in Gruppe H01L21/7075
76
Ausbildung von isolierenden Bereichen zwischen Schaltungselementen
762
Dielektrische Bereiche
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
14
mit Halbleiterschaltungselementen, die auf Infrarot-Strahlung, Licht, elektromagnetische Strahlung kürzerer Wellenlänge als Licht oder Korpuskularstrahlung ansprechen und besonders ausgebildet sind, entweder für die Umwandlung der Energie einer derartigen Strahlung in elektrische Energie oder für die Steuerung elektrischer Energie durch eine derartige Strahlung
144
Strahlungsgesteuerte Bauelemente
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
14
mit Halbleiterschaltungselementen, die auf Infrarot-Strahlung, Licht, elektromagnetische Strahlung kürzerer Wellenlänge als Licht oder Korpuskularstrahlung ansprechen und besonders ausgebildet sind, entweder für die Umwandlung der Energie einer derartigen Strahlung in elektrische Energie oder für die Steuerung elektrischer Energie durch eine derartige Strahlung
144
Strahlungsgesteuerte Bauelemente
146
Strukturen für Bildaufnahmeeinheiten
Anmelder:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
Erfinder:
牛膓 哲雄 GOCHO, Tetsuo; JP
Vertreter:
特許業務法人つばさ国際特許事務所 TSUBASA PATENT PROFESSIONAL CORPORATION; 東京都新宿区新宿1丁目15番9号さわだビル3階 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
Prioritätsdaten:
2017-04070203.03.2017JP
Titel (EN) SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS, PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS ET DISPOSITIF ÉLECTRONIQUE
(JA) 半導体装置および半導体装置の製造方法並びに電子機器
Zusammenfassung:
(EN) A semiconductor device according to an embodiment of the present invention comprises: an SOI substrate on which a silicon substrate layer, a first insulating layer, and a semiconductor layer are laminated in the stated order; a first transistor provided on the semiconductor layer; a second transistor having a higher withstand voltage than does the first transistor, the second transistor being provided on the silicon substrate layer; and an element isolation film provided between the first transistor and the second transistor, the element isolation film being configured from a second insulating layer that is buried in an opening that passes through the semiconductor layer and the first insulating layer and reaches the inside of the silicon substrate layer, and a portion of the second insulating layer constituting a gate insulation film of the second transistor.
(FR) La présente invention concerne, selon un mode de réalisation, un dispositif à semi-conducteurs comprenant : un substrat SOI sur lequel une couche de substrat de silicium, une première couche isolante et une couche semi-conductrice sont stratifiées dans l'ordre indiqué ; un premier transistor disposé sur la couche semi-conductrice ; un second transistor ayant une tension de maintien supérieure à celle du premier transistor, le second transistor étant disposé sur la couche de substrat de silicium ; et un film d'isolation d'élément disposé entre le premier transistor et le second transistor, le film d'isolation d'élément étant configuré à partir d'une seconde couche isolante qui est enfouie dans une ouverture qui passe à travers la couche semi-conductrice et la première couche isolante et atteint l'intérieur de la couche de substrat de silicium, et une partie de la seconde couche isolante constituant un film d'isolation de grille du second transistor.
(JA) 本開示の一実施形態の半導体装置は、シリコン基板層、第1の絶縁層、および半導体層がこの順に積層されたSOI基板と、半導体層上に設けられた第1のトランジスタと、シリコン基板層上に設けられ、第1のトランジスタよりも高耐圧な第2のトランジスタと、第1のトランジスタと第2のトランジスタとの間に設けられた素子分離膜とを備え、素子分離膜は、半導体層および第1の絶縁層を貫通してシリコン基板層内に達する開口に埋設された第2の絶縁層によって構成され、第2の絶縁層の一部は、第2のトランジスタのゲート絶縁膜を構成している。
front page image
Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)