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1. (WO2018141158) SHIFT REGISTER UNIT AND DRIVE METHOD THEREFOR, AND GATE ELECTRODE DRIVE APPARATUS
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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

附图

0001   0002   0003   0004   0005   0006   0007   0008   0009  

说明书

发明名称 : 移位寄存器单元及其驱动方法、栅极驱动装置

[0001]
相关申请的交叉引用
[0002]
本申请要求于2017年2月6日递交的中国专利申请第201710065761.9号的优先权,在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

技术领域

[0003]
本公开涉及显示控制技术领域,具体地,涉及移位寄存器单元及其驱动方法、栅极驱动装置、阵列基板、显示装置和电子设备。

背景技术

[0004]
随着显示技术的进步,相对于传统的液晶显示(Liquid Crystal Display,LCD)装置,新一代的有机发光二极管(Organic Light Emitting Diode,OLED)显示装置具有更低的制造成本,更快的反应速度,更高的对比度,更广的视角,更大的工作温度范围,不需要背光单元,色彩鲜艳及轻薄等优点,因此OLED显示技术成为当前发展最快的显示技术。
[0005]
为了提高OLED面板的工艺集成度并降低成本,通常采用阵列基板行驱动(Gate Driver on Array,简称GOA)技术而将薄膜晶体管(TFT)的栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术而集成在阵列基板上的栅极驱动电路也称为GOA电路或移位寄存器电路。采用GOA电路的显示装置由于省去了绑定驱动电路的部分,可以从材料成本和制作工艺两方面降低成本。
[0006]
发明内容
[0007]
本公开的实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动装置、阵列基板、显示装置和电子设备,其中移位寄存器单元能够有效提高具有触控(Touch)功能的显示面板在Touch结束后需要启动的那一级的 GOA的上拉节点PU的电压,从而解决像素区晶体管TFT的充电不足的问题。
[0008]
根据本公开的一方面,提出一种移位寄存器单元,包括:第一输入电路、第二输入电路、下拉控制电路、输出电路、下拉电路和控制电路。第一输入电路被配置为根据来自第一信号输入端的第一输入信号,将来自第一信号控制端的第一控制信号提供给上拉节点。第二输入电路被配置为根据来自第二信号输入端的第二输入信号,将来自第二信号控制端的第二控制信号提供给上拉节点。下拉控制电路被配置为根据上拉节点的电压,将第一电压端的电压提供给下拉节点,或者根据来自第一时钟信号输入端的第一时钟信号,控制下拉节点的电压。输出电路被配置为根据上拉节点的电压,将来自第二时钟信号输入端的第二时钟信号提供给信号输出端,作为输出信号。下拉电路被配置为根据下拉节点的电压,将第一电压端的电压提供给上拉节点和信号输出端。控制电路被配置为根据第一控制信号和第一时钟信号,将第一输入信号提供给上拉节点。
[0009]
在本公开的实施例中,控制电路包括第二晶体管和第三晶体管。第二晶体管的控制极与第一信号控制端耦接,第二晶体管的第一极与第三晶体管的第二极耦接,第二晶体管的第二极与第一信号输入端耦接。第三晶体管的控制极与第一时钟信号输入端耦接,第三晶体管的第一极与上拉节点耦接,第三晶体管的第二极与第二晶体管的第一极耦接。
[0010]
在本公开的实施例中,控制电路进一步被配置为根据第二控制信号和第一时钟信号,将第二输入信号提供给上拉节点。
[0011]
在本公开的实施例中,控制电路包括第五晶体管和第六晶体管,第五晶体管的控制极与第二信号控制端耦接,第五晶体管的第一极与第二信号输入端耦接,第五晶体管的第二极与第六晶体管的第一极耦接。第六晶体管的控制极与第一时钟信号输入端耦接,第六晶体管的第一极与第五晶体管的第二极耦接,第六晶体管的第二极与上拉节点耦接。
[0012]
在本公开的实施例中,第一输入电路包括第一晶体管。第一晶体管的控制极与第一信号输入端耦接,第一晶体管的第一极与上拉节点耦接,第 一晶体管的第二极与第一信号控制端耦接。
[0013]
在本公开的实施例中,第二输入电路包括第四晶体管。第四晶体管的控制极与第二信号输入端耦接,第四晶体管的第一极与第二信号控制端耦接,第四晶体管的第二极与上拉节点耦接。
[0014]
在本公开的实施例中,下拉控制电路包括第七晶体管、第九晶体管、第十晶体管和第二电容。第七晶体管的控制极和第二极与第一时钟信号输入端耦接,第七晶体管的第一极与下拉节点耦接。第九晶体管的控制极与上拉节点耦接,第九晶体管的第一极与第一电压端耦接,第九晶体管的第二极与下拉节点耦接。第十晶体管的控制极与信号输出端耦接,第十晶体管的第一极与第一电压端耦接,第十晶体管的第二极与下拉节点耦接。第二电容被耦接在下拉节点和第一电压端之间。
[0015]
在本公开的实施例中,输出电路包括第十二晶体管和第一电容。第十二晶体管的控制极与上拉节点耦接,第十二晶体管的第一极与信号输出端耦接,第十二晶体管的第二极与第二时钟信号输入端耦接。第一电容被耦接在上拉节点和信号输出端之间。
[0016]
在本公开的实施例中,下拉电路包括第八晶体管和第十一晶体管。第八晶体管的控制极与下拉节点耦接,第八晶体管的第一极与第一电压端耦接,第八晶体管的第二极与上拉节点耦接。第十一晶体管的控制极与下拉节点耦接,第十一晶体管的第一极与第一电压端耦接,第十一晶体管的第二极与信号输出端耦接。
[0017]
根据本公开的另一方面,提供一种用于驱动移位寄存器单元的方法。在该方法中,根据来自第一信号输入端的第一输入信号,使第一输入电路导通,以将来自第一信号控制端的第一控制信号提供给上拉节点,根据第一控制信号和来自第一时钟信号输入端的第一时钟信号,使控制电路导通,以将第一输入信号提供给上拉节点,根据上拉节点的电压,使输出电路导通,以将来自第二时钟信号输入端的第二时钟信号输出至信号输出端。维持上拉节点的电压,使输出电路保持导通,以将第二时钟信号输出至信号输出端,并且根据上拉节点的电压,通过下拉控制电路控制下拉节点的电 压。根据来自第二信号输入端的第二输入信号,使第二输入电路导通,以将来自第二信号控制端的第二控制信号提供给上拉节点,使输出电路截止,并且根据第一时钟信号,将第一时钟信号提供给下拉节点,使下拉电路导通,以将第一电压端的电压提供给上拉节点和信号输出端。
[0018]
在本公开的实施例中,在方法中,根据第二输入信号,使第二输入电路导通,以将第二控制信号提供给上拉节点,根据第二控制信号和第一时钟信号,使控制电路导通,以将第一输入信号提供给上拉节点,根据上拉节点的电压,使输出电路导通,以将第二时钟信号输出至信号输出端。维持上拉节点的电压,使输出电路保持导通,以将第二时钟信号输出至信号输出端,并且根据上拉节点的电压,通过下拉控制电路控制下拉节点的电压。根据来自第二信号输入端的第二输入信号,使第二输入电路导通,以将来自第二信号控制端的第二控制信号提供给上拉节点,使输出电路截止,并且根据第一时钟信号,将第一时钟信号提供给下拉节点,使下拉电路导通,以将第一电压端的电压提供给上拉节点和信号输出端。
[0019]
根据本公开的另一方面,提供一种栅极驱动装置,其包括多个级联的移位寄存器单元,每级移位寄存器单元是上述任一种移位寄存器单元。各级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号输入端耦接,各级移位寄存器单元的第二信号输入端与下一级移位寄存器单元的信号输出端耦接。
[0020]
根据本公开的另一方面,提供一种阵列基板,包括上述栅极驱动装置。
[0021]
根据本公开的另一方面,提供一种显示装置,包括上述阵列基板。
[0022]
根据本公开的另一方面,还提供一种电子设备,包括上述显示装置。

附图说明

[0023]
为了更清楚地说明本发明的技术方案,下面将对实施例的附图进行简单说明。应当知道,以下描述的附图仅仅是本发明的一些实施例,而非对本发明的限制,其中:
[0024]
图1是一种移位寄存器单元的电路图;
[0025]
图2是根据本公开的实施例的移位寄存器单元的示意性框图;
[0026]
图3是根据本公开的实施例的移位寄存器单元的示例性框图;
[0027]
图4是根据本公开的另一实施例的移位寄存器单元的示例性电路图;
[0028]
图5是根据本公开的实施例的移位寄存器单元的各信号的时序图;
[0029]
图6是用于驱动根据本公开的实施例的移位寄存器单元的方法的示意性流程图;
[0030]
图7是根据本发明的实施例的栅极驱动电路的示意图;
[0031]
图8是根据本公开实施例的触控显示装置的方框示意图;以及
[0032]
图9是根据本公开实施例的触控式电子设备的方框示意图。

具体实施方式

[0033]
为了使本发明的实施例的目的、技术方案和优点更加清楚,下面将结合附图,对本发明的实施例的技术方案进行清楚、完整的描述。显然,所描述的实施例仅仅是本发明的一部分实施例,而并非全部的实施例。基于所描述的实施例,本领域的普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例,也都属于本发明的范围。
[0034]
图1示出了一种移位寄存器单元8T2C的电路图。该8T2C的GOA电路应用于显示触控面板时,Touch结束后,需要启动的那一级的GOA在Touch阶段PU节点只通过一个TFT进行充电变为高电平,但是由于PU节点会漏电,从而会导致Touch结束后需要启动的那一级的GOA的PU节点电平变得较低,导致像素区TFT存在充电不足问题。
[0035]
下面参照附图来描述根据本公开实施例提出的移位寄存器单元及其驱动方法、栅极驱动装置、阵列基板、显示装置和电子设备。
[0036]
如图2所示,本公开实施例提出的移位寄存器单元200包括:第一输入电路210、第二输入电路220、下拉控制电路230、输出电路240、下拉电路250和控制电路260。
[0037]
第一输入电路210与第一信号输入端STV、第一信号控制端CN和上拉节点PU耦接。第一输入电路210可在来自第一信号输入端STV的第一 输入信号的控制下,将来自第一信号控制端CN的第一控制信号提供给上拉节点PU。
[0038]
第二输入电路220与第二信号输入端RESET、第二信号控制端CNB和上拉节点PU耦接。第二输入电路220可在来自第二信号输入端RESET的第二输入信号的控制下,将来自第二信号控制端CNB的第二控制信号提供给上拉节点PU。
[0039]
下拉控制电路230与第一时钟信号输入端CLKB、上拉节点PU、下拉节点PD、第一电压端VSS和信号输出端OUTPUT耦接。下拉控制电路230可在上拉节点PU的电压的控制下,将第一电压端VSS的电压提供给下拉节点PD。下拉控制电路230还可在信号输出端OUTPUT的输出信号的控制下,将第一电压端VSS的电压提供给下拉节点PD。此外,下拉控制电路230可对第二时钟信号端CLKB的电压进行存储,并在来自第一时钟信号输入端CLKB的第一时钟信号的控制下,将第一时钟信号提供给下拉节点PD,或将存储的电压释放至下拉节点PD,以控制下拉节点PD的电压。
[0040]
输出电路240与上拉节点PU、第二时钟信号输入端CLK和信号输出端OUTPUT耦接。输出电路240可在上拉节点PU的电压的控制下,将来自第二时钟信号输入端CLK的第二时钟信号提供给信号输出端OUTPUT,作为输出信号。
[0041]
下拉电路250与第一电压端VSS、下拉节点PD、上拉节点PU和信号输出端OUTPUT耦接。下拉电路250可在下拉节点PD的电压的控制下,将第一电压端VSS的电压提供给上拉节点PU和信号输出端OUTPUT。
[0042]
控制电路260与第一信号控制端CN、第一信号输入端STV、第一时钟信号输入端CLKB和上拉节点PU耦接。控制电路260可在第一控制信号和第一时钟信号的控制下,将第一输入信号提供给上拉节点PU。
[0043]
图3示出了根据本公开的另一实施例的移位寄存器单元300的示意性框图。移位寄存器单元300中的第一输入电路210、第二输入电路220、下拉控制电路230、输出电路240和下拉电路250与如上结合图2所描述的第一输入电路210、第二输入电路220、下拉控制电路230、输出电路240 和下拉电路250相同。移位寄存器单元300中的控制电路360除了具有图2中控制电路260的结构外,还与第二信号控制端CNB、第二信号输入端RESET、第一时钟信号输入端CLKB和上拉节点PU耦接。控制电路360进一步可在第二控制信号和第一时钟信号的控制下,将第二输入信号提供给上拉节点PU。
[0044]
图4示出了图3所示的移位寄存器单元300的示例性电路图。在实施例中,所采用的晶体管可以是N型晶体管或者P型晶体管。具体地,晶体管可以是N型或P型场效应晶体管(MOSFET),或者N型或P型双极性晶体管(BJT)。在本发明的实施例中,晶体管的栅极被称为控制极。由于晶体管的源极和漏极是对称的,因此对源极和漏极不做区分,即晶体管的源极可以为第一极(或第二极),漏极可以为第二极(或第一极)。进一步,可以采用具有选通信号输入的任何受控开关器件来实现晶体管的功能,将用于接收控制信号(例如用于开启和关断受控开关器件)的开关器件的受控中间端称为控制极,另外两端分别为第一极和第二极。以下,以N型场效应晶体管(NMOS)为例进行详细的描述。
[0045]
如图4所示,第一输入电路210包括第一晶体管T1。第一晶体管T1的控制极与第一信号输入端STV耦接,第一晶体管T1的第一极与上拉节点PU耦接,第一晶体管T1的第二极与第一信号控制端CN耦接。
[0046]
第二输入电路220包括第四晶体管T4。第四晶体管T4的控制极与第二信号输入端RESET耦接,第四晶体管T4的第一极与第二信号控制端CNB耦接,第四晶体管T4的第二极与上拉节点PU耦接。
[0047]
下拉控制电路230包括第七晶体管T7、第九晶体管T9、第十晶体管T10和第二电容C2。第七晶体管T7的控制极和第二极与第一时钟信号输入端CLKB耦接,第七晶体管T7的第一极与下拉节点PD耦接。第九晶体管T9的控制极与上拉节点PU耦接,第九晶体管T9的第一极与第一电压端VSS耦接,第九晶体管T9的第二极与下拉节点PD耦接。第十晶体管T10的控制极与信号输出端OUTPUT耦接,第十晶体管T10的第一极与第一电压端VSS耦接,第十晶体管T10的第二极与下拉节点PD耦接。第二 电容C2被耦接在下拉节点PD和第一电压端VSS之间。
[0048]
输出电路240包括第十二晶体管T12和第一电容C1。第十二晶体管T12的控制极与上拉节点PU耦接,第十二晶体管T12的第一极与信号输出端OUTPUT耦接,第十二晶体管T12的第二极与第二时钟信号输入端CLK耦接。第一电容C1被耦接在上拉节点PU和信号输出端OUTPUT之间。
[0049]
下拉电路250包括第八晶体管T8和第十一晶体管T11。第八晶体管T8的控制极与下拉节点PD耦接,第八晶体管T8的第一极与第一电压端VSS耦接,第八晶体管T8的第二极与上拉节点PU耦接。第十一晶体管T11的控制极与下拉节点PD耦接,第十一晶体管T11的第一极与第一电压端VSS耦接,第十一晶体管T11的第二极与信号输出端OUTPUT耦接。
[0050]
控制电路360包括第二晶体管T2和第三晶体管T3。第二晶体管T2的控制极与第一信号控制端CN耦接,第二晶体管T2的第一极与第三晶体管T3的第二极耦接,第二晶体管T2的第二极与第一信号输入端STV耦接。第三晶体管T3的控制极与第一时钟信号输入端CLKB耦接,第三晶体管T3的第一极与上拉节点PU耦接,第三晶体管T3的第二极与第二晶体管T2的第一极耦接。
[0051]
进一步,控制电路360还包括第五晶体管T5和第六晶体管T6,第五晶体管T5的控制极与第二信号控制端CNB耦接,第五晶体管T5的第一极与第二信号输入端RSEST耦接,第五晶体管T5的第二极与第六晶体管T6的第一极耦接。第六晶体管T6的控制极与第一时钟信号输入端CLKB耦接,第六晶体管T6的第一极与第五晶体管T5的第二极耦接,第六晶体管T6的第二极与上拉节点PU耦接。
[0052]
下面结合图5所示的时序图,对如图4所示的移位寄存器单元的工作过程进行详细描述。在以下的描述中,以移位寄存器单元中的晶体管均是N型晶体管为例。第一电压端VSS的电压为低电平。在正向扫描的过程中,第一信号控制端CN提供高电平的第一控制信号,第二信号控制端CNB提供低电平的第二控制信号。
[0053]
在t1时刻,第一信号输入端STV提供的第一输入信号为高电平、第一时钟信号输入端CKB提供的第一时钟信号为高电平且第二时钟信号输入端CK提供的第二时钟信号为低电平。第一晶体管T1导通,且第二晶体管T2和第三晶体管T3导通,第一信号控制端CN提供的高电平通过第一晶体管T1输出至上拉节点PU以给第一电容C1充电,同时还通过第二晶体管T2和第三晶体管T3输出至上拉节点PU以给第一电容C1充电。上拉节点PU的电压变为高电平,第十二晶体管T12导通,由于第二时钟信号输入端CK提供的第二时钟信号为低电平,信号输出端OUTPUT输出低电平。
[0054]
在t2时刻,第一时钟信号输入端CKB提供的第一时钟信号为低电平且第二时钟信号输入端CK提供的第二时钟信号为高电平。通过第一电容C1,上拉节点PU的电压由于自举作用(bootstrpping)而被进一步提高,即第一电容C1对上拉节点PU点进行电压自举以使上拉节点PU点保持高电平,第十二晶体管T12保持导通,信号输出端OUTPUT输出高电平。第九晶体管T9和第十晶体管T10导通,将第一电压端VSS的电压提供给下拉节点PD,使下拉节点PD变为低电平。
[0055]
在t3时刻,第一时钟信号输入端CKB提供的第一时钟信号为低电平且第二时钟信号输入端CK提供的第二时钟信号为低电平。上拉节点PU由于自举作用电平降低,但还是处于较高电平,即上拉节点PU保持高电平。第十二晶体管T12打开,此时第二时钟信号CK为低电平,使信号输出端OUTPUT输出低电平。第九晶体管T9导通,保持下拉节点PD为低电平。
[0056]
在t4时刻,第二信号输入端RESET提供的第二输入信号为高电平、第一时钟信号输入端CKB提供的第一时钟信号为高电平且第二时钟信号输入端CK提供的第二时钟信号为低电平。由于第二信号输入端RESET提供的输入信号为高电平,第四晶体管T4导通,上拉节点PU的电压被拉低到低电平,第九晶体管T9截止。第七晶体管T7导通,下拉节点PD点变为高电平。第十一晶体管T11导通,信号输出端OUTPUT输出低电平。
[0057]
在本公开的实施例中,如图5所示,当第一时钟信号输入端CKB提供的第一时钟信号为高电平时,第二时钟信号输入端CK提供的第二时钟信号为低电平。当第二时钟信号输入端CK提供的第二时钟信号为高电平时,第一时钟信号输入端CKB提供的第一时钟信号为低电平。
[0058]
另一方面,在反向扫描过程中,第一信号控制端CN提供低电平的第一控制信号,第二信号控制端CNB提供高电平的第二控制信号。反向扫描的工作过程与正向扫描的工作过程类似,以下对此进行详细描述。
[0059]
在t1时刻,在第二信号输入端RESET提供高电平的第二输入信号。第四晶体管T4导通,且第五晶体管T5和第六晶体管T6导通,第二信号控制端CNB提供的高电平通过第四晶体管T4输出至上拉节点PU以给第一电容C1充电,同时还通过第五晶体管T5和第六晶体管T6输出至上拉节点PU以给第一电容C1充电。上拉节点PU的电压变为高电平,第十二晶体管T12导通,由于第二时钟信号为低电平,信号输出端OUTPUT输出低电平。
[0060]
在反向扫描过程中,t2与t3时刻的工作过程与上述正向扫描时的t2与t3时刻的工作过程相同,在此不再赘述。
[0061]
在t4时刻,在第一信号输入端STV提供高电平的第一输入信号。第一晶体管T1导通,上拉节点PU的电压被拉低到低电平,第九晶体管T9截止。第七晶体管T7导通,下拉节点PD点变为高电平。第十一晶体管T11导通,信号输出端OUTPUT输出低电平。
[0062]
在本公开的实施例中,第一电容C1是起到使上拉节点PU的电压自举的作用,第二电容C2是起到稳定下拉节点PD的电压及降低下拉节点PD的电压的噪声的作用。当移位寄存器单元存在输出时,正向扫描时,可以通过晶体管T1和T2、T3给第一电容C1充电,使上拉节点PU的电压升高,反向扫描时,可以通过晶体管T4和T5、T6给第一电容C1充电,使上拉节点PU的电压升高。与图1中的仅通过一个晶体管充电的移位寄存器单元相比,上拉节点PU的电压更高,从而解决像素区晶体管存在的充电不足的问题。当移位寄存器单元不存在输出时,正向扫描时,可以通过 晶体管T2和T3将上拉节点PU拉低到低电平,加速上拉节点PU的放电,反向扫描时,可以通过晶体管T5和T6将上拉节点PU拉低到低电平,加速上拉节点PU的放电。因此,可以实现具有Touch功能的显示面板的快速响应。
[0063]
图6是用于驱动根据本发明的实施例的移位寄存器单元的方法的示意性流程图。
[0064]
如图6所示,对于正向扫描过程,首先在步骤S610中,根据来自第一信号输入端的第一输入信号,使第一输入电路导通,以将来自第一信号控制端的第一控制信号提供给上拉节点,根据第一控制信号和来自第一时钟信号输入端的第一时钟信号,使控制电路导通,以将第一输入信号提供给上拉节点,根据上拉节点的电压,使输出电路导通,以将来自第二时钟信号输入端的第二时钟信号输出至信号输出端。
[0065]
在步骤S620中,维持上拉节点的电压,使输出电路保持导通,以将第二时钟信号输出至信号输出端,并且根据上拉节点的电压,通过下拉控制电路控制下拉节点的电压。
[0066]
接下来,在步骤S630中,根据来自第二信号输入端的第二输入信号,使第二输入电路导通,以将来自第二信号控制端的第二控制信号提供给上拉节点,使输出电路截止,并且根据第一时钟信号,将第一时钟信号提供给下拉节点,使下拉电路导通,以将第一电压端的电压提供给上拉节点和信号输出端。
[0067]
在反向扫描的实施例中,在步骤S610中,根据第二输入信号,使第二输入电路导通,以将第二控制信号提供给上拉节点,根据第二控制信号和第一时钟信号,使控制电路导通,以将第一输入信号提供给上拉节点,根据上拉节点的电压,使输出电路导通,以将第二时钟信号输出至信号输出端。
[0068]
在步骤S620中,维持上拉节点的电压,使输出电路保持导通,以将第二时钟信号输出至信号输出端,并且根据上拉节点的电压,通过下拉控制电路控制下拉节点的电压。
[0069]
在步骤S630中,根据来自第二信号输入端的第二输入信号,使第二输入电路导通,以将来自第二信号控制端的第二控制信号提供给上拉节点,使输出电路截止,并且根据第一时钟信号,将第一时钟信号提供给下拉节点,使下拉电路导通,以将第一电压端的电压提供给上拉节点和信号输出端。
[0070]
图7示出根据本发明的实施例的栅极驱动电路700的示意性结构图。如图7所示,栅极驱动电路700可包括多个级联的移位寄存器单元SR1、SR2、…、SRn、SR(n+1)、...。每级移位寄存器单元可以采用如上所述的移位寄存器单元200或300的结构。
[0071]
在栅极驱动电路700中,每级移位寄存器单元的端口可包括:第一信号输入端STV、第一信号控制端CN、第二信号输入端RESET、第二信号控制端CNB、第一时钟信号输入端CLKB、第二时钟信号输入端CLK、第一电压信号端VSS和信号输出端OUTPUT。
[0072]
每一级移位寄存器SRn的信号输出端OUTPUT与下一级移位寄存器SR(n+1)的第一信号输入端STV耦接,每一级移位寄存器单元SRn的第二信号输入端RESET与下一级移位寄存器单元SR(n+1)的信号输出端OUTPUT耦接。例如,第一级移位寄存器SR1的第二信号输入端RESET接收来自第二级移位寄存器SR2的信号输出端OUTPUT的输出信号,作为第一级移位寄存器SR1的第二输入信号RESET(即,复位信号)。第二级移位寄存器SR2的第一信号输入端STV接收来自第一级移位寄存器SR1的信号输出端OUTPUT的输出信号,作为第二级移位寄存器SR1的第一信号输入端STV(即,帧开启信号)。
[0073]
根据本公开的实施例,当第一时钟信号输入端CKB提供的第一时钟信号为高电平时,第二时钟信号输入端CK提供的第二时钟信号为低电平。当第二时钟信号输入端CK提供的第二时钟信号为高电平时,第一时钟信号输入端CKB提供的第一时钟信号为低电平。
[0074]
如图8所示,本公开的实施例还提出了一种显示装置800,其包括阵列基板810。阵列基板810包括上述实施例描述的栅极驱动装置700。
[0075]
其中,显示装置800可以是带有Touch功能的显示面板,或者其他具有触控显示功能的装置。
[0076]
根据本公开实施例的显示装置,通过上述的栅极驱动装置,能够有效地提高Touch结束后需要启动的那一级的移位寄存器单元GOA的上拉节点PU的电压。避免因上拉节点PU漏电而导致Touch结束后需要启动的那一级的移位寄存器单元GOA的上拉节点PU的电压较低的问题。防止上拉节点PU的电压变得较低而导致像素区晶体管TFT存在充电不足的问题,保证了触控显示效果,充分满足用户的需要。
[0077]
此外,如图9所示,本公开的实施例还提出了一种电子设备900,其包括上述的显示装置800。电子设备900例如可以是带有触控显示屏的移动电话、平板计算机、显示屏、可穿戴设备等。
[0078]
本公开实施例的电子设备,采用上述的显示装置,触控显示效果佳,响应快速,提高了用户体验。
[0079]
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中,“多个”的含义是至少两个,例如两个,三个等,除非另有明确具体的限定。
[0080]
在本公开中,除非另有明确的规定和限定,术语“耦接”、“连接”等术语应做广义理解,例如,可以是直接相连,也可以通过中间媒介间接相连,除非另有明确的限定。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本公开中的具体含义。
[0081]
在本公开中,除非另有明确的规定和限定,第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触,或第一和第二特征通过中间媒介间接接触。而且,第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第 二特征。
[0082]
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0083]
尽管上面已经示出和描述了本公开的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本公开的限制,本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

权利要求书

[权利要求 1]
一种移位寄存器单元,包括: 第一输入电路,其被配置为根据来自第一信号输入端的第一输入信号,将来自第一信号控制端的第一控制信号提供给上拉节点; 第二输入电路,其被配置为根据来自第二信号输入端的第二输入信号,将来自第二信号控制端的第二控制信号提供给所述上拉节点; 下拉控制电路,其被配置为根据所述上拉节点的电压,将第一电压端的电压提供给下拉节点,或者根据来自第一时钟信号输入端的第一时钟信号,控制所述下拉节点的电压; 输出电路,其被配置为根据所述上拉节点的电压,将来自第二时钟信号输入端的第二时钟信号提供给信号输出端,作为输出信号; 下拉电路,其被配置为根据所述下拉节点的电压,将所述第一电压端的电压提供给所述上拉节点和所述信号输出端;以及 控制电路,其被配置为根据所述第一控制信号和所述第一时钟信号,将所述第一输入信号提供给所述上拉节点。
[权利要求 2]
如权利要求1所述的移位寄存器单元,其中,所述控制电路包括第二晶体管和第三晶体管, 所述第二晶体管的控制极与所述第一信号控制端耦接,所述第二晶体管的第一极与所述第三晶体管的第二极耦接,所述第二晶体管的第二极与所述第一信号输入端耦接; 所述第三晶体管的控制极与所述第一时钟信号输入端耦接,所述第三晶体管的第一极与所述上拉节点耦接,所述第三晶体管的第二极与所述第二晶体管的第一极耦接。
[权利要求 3]
如权利要求1所述的移位寄存器单元,其中,所述控制电路进一步被配置为根据所述第二控制信号和所述第一时钟信号,将所述第二输入信号提供给所述上拉节点。
[权利要求 4]
如权利要求3所述的移位寄存器单元,其中,所述控制电路包括第五晶体管和第六晶体管, 所述第五晶体管的控制极与所述第二信号控制端耦接,所述第五晶体管的第一极与所述第二信号输入端耦接,所述第五晶体管的第二极与所述第六晶体管的第一极耦接; 所述第六晶体管的控制极与所述第一时钟信号输入端耦接,所述第六晶体管的第一极与所述第五晶体管的第二极耦接,所述第六晶体管的第二极与所述上拉节点耦接。
[权利要求 5]
如权利要求1所述的移位寄存器单元,其中,所述第一输入电路包括第一晶体管, 所述第一晶体管的控制极与所述第一信号输入端耦接,所述第一晶体管的第一极与所述上拉节点耦接,所述第一晶体管的第二极与所述第一信号控制端耦接。
[权利要求 6]
如权利要求1所述的移位寄存器单元,其中,所述第二输入电路包括第四晶体管, 所述第四晶体管的控制极与所述第二信号输入端耦接,所述第四晶体管的第一极与所述第二信号控制端耦接,所述第四晶体管的第二极与所述上拉节点耦接。
[权利要求 7]
如权利要求1所述的移位寄存器单元,其中,所述下拉控制电路包括第七晶体管、第九晶体管、第十晶体管和第二电容, 所述第七晶体管的控制极和第二极与所述第一时钟信号输入端耦接,所述第七晶体管的第一极与所述下拉节点耦接; 所述第九晶体管的控制极与所述上拉节点耦接,所述第九晶体管的第一极与所述第一电压端耦接,所述第九晶体管的第二极与所述下拉节点耦接; 所述第十晶体管的控制极与所述信号输出端耦接,所述第十晶体管的第一极与所述第一电压端耦接,所述第十晶体管的第二极与所述下拉节点耦接; 所述第二电容被耦接在所述下拉节点和所述第一电压端之间。
[权利要求 8]
如权利要求1所述的移位寄存器单元,其中,所述输出电路包括第 十二晶体管和第一电容, 所述第十二晶体管的控制极与所述上拉节点耦接,所述第十二晶体管的第一极与所述信号输出端耦接,所述第十二晶体管的第二极与所述第二时钟信号输入端耦接; 所述第一电容被耦接在所述上拉节点和所述信号输出端之间。
[权利要求 9]
如权利要求1所述的移位寄存器单元,其中,所述下拉电路包括第八晶体管和第十一晶体管, 所述第八晶体管的控制极与所述下拉节点耦接,所述第八晶体管的第一极与所述第一电压端耦接,所述第八晶体管的第二极与所述上拉节点耦接; 所述第十一晶体管的控制极与所述下拉节点耦接,所述第十一晶体管的第一极与所述第一电压端耦接,所述第十一晶体管的第二极与所述信号输出端耦接。
[权利要求 10]
一种用于驱动如权利要求1至9中的任一项所述的移位寄存器单元的方法,包括: 根据来自第一信号输入端的第一输入信号,使第一输入电路导通,以将来自第一信号控制端的第一控制信号提供给上拉节点,根据所述第一控制信号和来自第一时钟信号输入端的第一时钟信号,使控制电路导通,以将所述第一输入信号提供给所述上拉节点,根据所述上拉节点的电压,使输出电路导通,以将来自第二时钟信号输入端的第二时钟信号输出至信号输出端; 维持所述上拉节点的电压,使所述输出电路保持导通,以将所述第二时钟信号输出至所述信号输出端,并且根据所述上拉节点的电压,通过下拉控制电路控制下拉节点的电压; 根据来自第二信号输入端的第二输入信号,使第二输入电路导通,以将来自第二信号控制端的第二控制信号提供给所述上拉节点,使所述输出电路截止,并且根据所述第一时钟信号,将所述第一时钟信号提供给所述下拉节点,使下拉电路导通,以将第一电压端的电压提供给所述上拉节点 和所述信号输出端。
[权利要求 11]
如权利要求10所述的方法,包括: 根据所述第二输入信号,使第二输入电路导通,以将所述第二控制信号提供给所述上拉节点,根据所述第二控制信号和所述第一时钟信号,使所述控制电路导通,以将所述第一输入信号提供给所述上拉节点,根据所述上拉节点的电压,使所述输出电路导通,以将所述第二时钟信号输出至所述信号输出端; 维持所述上拉节点的电压,使所述输出电路保持导通,以将所述第二时钟信号输出至所述信号输出端,并且根据所述上拉节点的电压,通过下拉控制电路控制下拉节点的电压; 根据所述第一输入信号,使第一输入电路导通,以将所述第一控制信号提供给所述上拉节点,使所述输出电路截止,并且根据所述第一时钟信号,将所述第一时钟信号提供给所述下拉节点,使所述下拉电路导通,以将第一电压端的电压提供给所述上拉节点和所述信号输出端。
[权利要求 12]
一种栅极驱动装置,包括:多个级联的移位寄存器单元,其中,每级移位寄存器单元是如权利要求1至9中的任一项所述的移位寄存器单元, 其中,各级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号输入端耦接,各级移位寄存器单元的第二信号输入端与下一级移位寄存器单元的信号输出端耦接。
[权利要求 13]
一种阵列基板,包括如权利要求12所述的栅极驱动装置。
[权利要求 14]
一种显示装置,包括如权利要求13所述的阵列基板。
[权利要求 15]
一种电子设备,包括如权利要求14所述的显示装置。

附图

[ 图 0001]  
[ 图 0002]  
[ 图 0003]  
[ 图 0004]  
[ 图 0005]  
[ 图 0006]  
[ 图 0007]  
[ 图 0008]  
[ 图 0009]