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1. (WO2018125120) TECHNIQUES FOR FORMING DUAL-STRAIN FINS FOR CO-INTEGRATED N-MOS AND P-MOS DEVICES
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Veröff.-Nr.: WO/2018/125120 Internationale Anmeldenummer PCT/US2016/069126
Veröffentlichungsdatum: 05.07.2018 Internationales Anmeldedatum: 29.12.2016
IPC:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/417 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
66
Typen von Halbleiterbauelementen
68
steuerbar allein durch den einer Elektrode, die nicht den gleichzurichtenden, zu verstärkenden oder zu schaltenden Strom führt, zugeführten elektrischen Strom oder durch das an eine solche Elektrode angelegte elektrische Potenzial
76
Unipolar-Bauelemente
772
Feldeffekt-Transistoren
78
mit Feldeffekt, der durch ein isoliertes Gate hervorgerufen ist
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
66
Typen von Halbleiterbauelementen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
40
Elektroden
41
gekennzeichnet durch ihre Form, relative Größe oder Anordnung
417
wobei die Elektroden den gleichzurichtenden, zu verstärkenden oder zu schaltenden Strom führen
Anmelder:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Erfinder:
CEA, Stephen M.; US
MEHANDRU, Rishabh; US
BOWONDER, Anupama; US
MURTHY, Anand S.; US
GHANI, Tahir; US
Vertreter:
BRODSKY, Stephen I.; US
Prioritätsdaten:
Titel (EN) TECHNIQUES FOR FORMING DUAL-STRAIN FINS FOR CO-INTEGRATED N-MOS AND P-MOS DEVICES
(FR) TECHNIQUES DE FORMATION D'AILETTES À DOUBLE EFFORT POUR DISPOSITIFS N-MOS ET P-MOS COINTÉGRÉS
Zusammenfassung:
(EN) Techniques are disclosed for forming dual-strain fins for co-integrated n-MOS and p-MOS devices. The techniques can be used to monolithically form tensile-strained fins to be used for n-MOS devices and compressive-strained fins to be used for p-MOS devices utilizing the same substrate, such that a single integrated circuit (IC) can include both of the devices. In some instances, the oppositely stressed fins may be achieved by employing a relaxed SiGe (rSiGe) layer from which the tensile and compressive-strained material can be formed. In some instances, the techniques include the formation of tensile-stressed Si and/or SiGe fins and compressive-stressed SiGe and/or Ge fins using a single relaxed SiGe layer to enable the co-integration of n-MOS and p-MOS devices, where each set of devices includes preferred materials and preferred stress/strain to enhance their respective performance. In some cases, improvements of at least 25% in drive current can be obtained.
(FR) L'invention concerne des techniques de formation d'ailettes à double effort pour des dispositifs N-MOS et P-MOS cointégrés. Les techniques peuvent être utilisées pour former de façon monolithique des ailettes soumises à un effort de traction destinées à être utilisées pour des dispositifs N-MOS et des ailettes soumises à un effort de compression destinées à être utilisées pour des dispositifs P-MOS utilisant le même substrat, de sorte qu'un seul circuit intégré (IC) peut inclure les deux dispositifs. Dans certains cas, les ailettes soumises à des contraintes opposées peuvent être obtenues en utilisant une couche de SiGe soulagée (rSiGe) à partir de laquelle peut être formé le matériau soumis à un effort de traction et de compression. Dans certains cas, les techniques comprennent la formation d'ailettes en Si et/ou en SiGe soumises à une contrainte de traction et d'ailettes en SiGe et/ou en Ge soumises à une contrainte de compression en utilisant une seule couche de SiGe soulagée pour permettre la cointégration de dispositifs N-MOS et P-MOS. Chaque ensemble de dispositifs comprend des matériaux préférés et une contrainte/un effort préféré(e) pour améliorer leurs performances respectives. Dans certains cas, des améliorations d'au moins 25 % dans un courant d'attaque peuvent être obtenues.
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Veröffentlichungssprache: Englisch (EN)
Anmeldesprache: Englisch (EN)