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1. (WO2018106233) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

Veröff.-Nr.: WO/2018/106233 Internationale Anmeldenummer PCT/US2016/065423
Veröffentlichungsdatum: 14.06.2018 Internationales Anmeldedatum: 07.12.2016
IPC:
H01L 27/02 (2006.01) ,G06F 17/50 (2006.01) ,G06F 13/40 (2006.01) ,H01L 23/528 (2006.01) ,H01L 23/538 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
27
Bauelemente, die aus einer Mehrzahl von in oder auf einem gemeinsamen Substrat ausgebildeten Halbleiter- oder anderen Festkörperschaltungselementen bestehen [integrierte Schaltungen]
02
mit Halbleiterschaltungselementen, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; mit integrierten passiven Schaltungselementen mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht
G Physik
06
Datenverarbeitung; Rechnen; Zählen
F
Elektrische digitale Datenverarbeitung
17
Digitale Rechen- oder Datenverarbeitungsanlagen oder -verfahren, besonders angepasst an spezielle Funktionen
50
Rechnergestütztes Entwurfsystem [CAD]
G Physik
06
Datenverarbeitung; Rechnen; Zählen
F
Elektrische digitale Datenverarbeitung
13
Transfer von Information oder anderen Signalen zwischen Speichern, Eingabe/Ausgabe-Geräten oder Zentralprozessoren sowie Verbindungsanordnungen für die vorgenannte Hardware
38
Informations-Transfer, z.B. über Bus
40
Busstruktur
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
52
Anordnungen zur Stromleitung innerhalb des im Betrieb befindlichen Bauelements von einem Schaltungselement zum anderen
522
einschließlich externer Verbindungsleitungen, die aus einer mehrschichtigen Anordnung aus leitenden und isolierenden Schichten aufgebaut und untrennbar an dem Halbleiterkörper angebracht sind
528
Topografie der Verbindungsleitungen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
52
Anordnungen zur Stromleitung innerhalb des im Betrieb befindlichen Bauelements von einem Schaltungselement zum anderen
538
wobei die Verbindungsleitungen zwischen mehreren Halbleiterbauelementen auf oder in isolierenden Substraten angeordnet sind
Anmelder:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Erfinder:
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
BOHR, Mark T.; US
GHANI, Tahir; US
MEHANDRU, Rishabh; US
KUMAR, Ranjith; US
Vertreter:
HOWARD, James M.; US
Prioritätsdaten:
Titel (EN) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC TRACÉ DE TRACE MÉTALLIQUE CRÉNELÉ
Zusammenfassung:
(EN) Integrated circuit (IC) cell architectures including a crenellated interconnect trace layout. A crenellated trace layout may be employed where an IC cell includes transistor having a source/drain terminal interconnected through a back-side (3D) routing scheme that reduces front-side routing density for a given transistor footprint. In the crenellated layout, adjacent interconnect traces or tracks may have their ends staggered according to a crenellation phase for the cell. Crenellated tracks may intersect one cell boundary with adjacent tracks intersecting an opposite cell boundary. Track ends may be offset by at least the width of an underlying orthogonal interconnect trace. Crenellated track ends may be offset by the width of an underlying orthogonal interconnect trace and half a spacing between adjacent orthogonal interconnect traces.
(FR) L'invention concerne des architectures de cellules de circuit intégré (CI) comprenant un tracé de trace d'interconnexion crénelé. Un tracé de trace crénelé peut être utilisé lorsqu'une cellule de circuit intégré comprend un transistor ayant une borne de source/drain interconnectée par l'intermédiaire d'un schéma de routage côté arrière (3D) qui réduit la densité de routage côté avant pour une empreinte de transistor donnée. Dans le tracé crénelé, des traces ou pistes d'interconnexion adjacentes peuvent avoir leurs extrémités décalées selon une phase de créneaux pour la cellule. Des pistes crénelées peuvent couper une limite de cellule avec des pistes adjacentes croisant une limite de cellule opposée. Les extrémités de piste peuvent être décalées d'au moins la largeur d'une trace d'interconnexion orthogonale sous-jacente. Les extrémités de piste crénelée peuvent être décalées par la largeur d'une trace d'interconnexion orthogonale sous-jacente et la moitié d'un espacement entre des traces d'interconnexion orthogonales adjacentes.
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Veröffentlichungssprache: Englisch (EN)
Anmeldesprache: Englisch (EN)