Einige Inhalte dieser Anwendung sind momentan nicht verfügbar.
Wenn diese Situation weiterhin besteht, kontaktieren Sie uns bitte unterFeedback&Kontakt
1. (WO2018062482) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND MOUNTING DEVICE
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten    Einwendung einreichen

Veröff.-Nr.: WO/2018/062482 Internationale Anmeldenummer PCT/JP2017/035469
Veröffentlichungsdatum: 05.04.2018 Internationales Anmeldedatum: 29.09.2017
IPC:
H01L 21/60 (2006.01) ,H01L 25/065 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
02
Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
04
Bauelemente mit mindestens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang, Verarmungsschicht, Anreicherungsschicht
50
Zusammenbau von Halbleiterbauelementen unter Verwendung von Verfahren oder Vorrichtungen, soweit nicht in einer der Untergruppen H01L21/06-H01L21/326180
60
Anbringen von Anschlussleitungen oder anderen leitenden Teilen, die zur Stromleitung zu oder von einem in Betrieb befindlichen Bauelement dienen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
25
Baugruppen, die aus einer Mehrzahl von einzelnen Halbleiter- oder anderen Festkörperbauelementen bestehen
03
wobei alle Bauelemente von einer Art sind, wie sie in der gleichen Untergruppe einer der Gruppen H01L27/-H01L51/148
04
wobei die Bauelemente keine gesonderten Gehäuse besitzen
065
wobei die Bauelemente von einer Art sind, wie sie in Gruppe H01L27/87
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
25
Baugruppen, die aus einer Mehrzahl von einzelnen Halbleiter- oder anderen Festkörperbauelementen bestehen
03
wobei alle Bauelemente von einer Art sind, wie sie in der gleichen Untergruppe einer der Gruppen H01L27/-H01L51/148
04
wobei die Bauelemente keine gesonderten Gehäuse besitzen
07
wobei die Bauelemente von einer Art sind, wie sie in Gruppe H01L29/87
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
25
Baugruppen, die aus einer Mehrzahl von einzelnen Halbleiter- oder anderen Festkörperbauelementen bestehen
18
wobei die Bauelemente aus Arten bestehen, wie sie in verschiedenen Untergruppen ein- und derselben Hauptgruppe H01L27/-H01L51/162
Anmelder:
株式会社新川 SHINKAWA LTD. [JP/JP]; 東京都武蔵村山市伊奈平2丁目51番地の1 51-1, Inadaira 2-chome, Musashimurayama-shi, Tokyo 2088585, JP
Erfinder:
中村 智宣 NAKAMURA Tomonori; JP
前田 徹 MAEDA Toru; JP
Vertreter:
特許業務法人YKI国際特許事務所 YKI PATENT ATTORNEYS; 東京都武蔵野市吉祥寺本町一丁目34番12号 1-34-12, Kichijoji-Honcho, Musashino-shi, Tokyo 1800004, JP
Prioritätsdaten:
2016-19494630.09.2016JP
Titel (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND MOUNTING DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN SEMI-CONDUCTEUR ET DISPOSITIF DE MONTAGE
(JA) 半導体装置の製造方法および実装装置
Zusammenfassung:
(EN) A mounting method for laminating and mounting a specified target lamination number of semiconductor chips 10 on a substrate 30 includes: a first lamination step for laminating while temporarily crimping one or more semiconductor chips 10 on the substrate 30 to thereby form a first chip laminate body ST1; a first permanent crimping step for applying pressure while heating from the upper side of the first chip laminate body ST1 to thereby collectively and permanently crimp the one or more semiconductor chips 10; a second lamination step for sequentially laminating while temporarily crimping two or more semiconductor chips 10 on the permanently crimped semiconductor chips 10 to thereby form a second chip laminate body ST2; and a second permanent crimping step for applying pressure while heating from the upper side of the second chip laminate body ST2 to thereby collectively and permanently crimp the two or more semiconductor chips 10.
(FR) La présente invention concerne un procédé de montage permettant de stratifier et de monter un nombre spécifié de stratifications cibles de puces semi-conductrices (10) sur un substrat (30), qui comprend : une première étape de stratification consistant à stratifier tout en sertissant temporairement une ou plusieurs puces semi-conductrices (10) sur le substrat (30) de façon à former ainsi un premier corps stratifié de puce (ST1) ; une première étape de sertissage permanent consistant à appliquer une pression pendant le chauffage par le côté supérieur du premier corps stratifié de puce (ST1) de façon à sertir ainsi collectivement et de manière permanente lesdites puces semi-conductrices (10) ; une seconde étape de stratification consistant à stratifier de manière séquentielle tout en sertissant temporairement deux puces semi-conductrices ou plus (10) sur les puces semi-conductrices serties de manière permanente (10) de façon à former ainsi un second corps stratifié de puce (ST2) ; et une seconde étape de sertissage permanent consistant à appliquer une pression pendant le chauffage par le côté supérieur du second corps stratifié de puce (ST2) de façon à sertir ainsi collectivement et de manière permanente les deux puces semi-conductrices ou plus (10).
(JA) 基板30上に、規定の目標積層数の半導体チップ10を積層して実装する実装方法は、前記基板30の上において、1以上の半導体チップ10を、順次、仮圧着しながら積層することで第一チップ積層体ST1を形成する第一積層工程と、前記第一チップ積層体ST1を上側から加熱しつつ加圧することで、前記1以上の半導体チップ10を一括で本圧着する第一本圧着工程と、本圧着された半導体チップ10の上において、2以上の半導体チップ10を、順次、仮圧着しながら積層することで第二チップ積層体ST2を形成する第二積層工程と、前記第二チップ積層体ST2を上側から加熱しつつ加圧することで、前記2以上の半導体チップ10を一括で本圧着する第二本圧着工程と、を含む。
front page image
Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Japanisch (JA)
Anmeldesprache: Japanisch (JA)