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1. (WO2017171807) SEMICONDUCTOR PACKAGE WITH ELECTROMAGNETIC INTERFERENCE SHIELDING USING METAL LAYERS AND VIAS
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

Veröff.-Nr.: WO/2017/171807 Internationale Anmeldenummer PCT/US2016/025335
Veröffentlichungsdatum: 05.10.2017 Internationales Anmeldedatum: 31.03.2016
IPC:
H01L 23/552 (2006.01) ,H01L 23/48 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
552
Schutz gegen Strahlung, z.B. Licht
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
48
Anordnungen zur Stromleitung zu oder von dem im Betrieb befindlichen Festkörper, z.B. Zuleitungen oder Anschlüsse
Anmelder:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Erfinder:
NAIR, Vijay K.; US
RAORANE, Digvijay; US
Vertreter:
BRASK, Justin, K.; US
Prioritätsdaten:
Titel (EN) SEMICONDUCTOR PACKAGE WITH ELECTROMAGNETIC INTERFERENCE SHIELDING USING METAL LAYERS AND VIAS
(FR) BOÎTIER DE SEMI-CONDUCTEUR À ÉCRAN DE PROTECTION CONTRE LES INTERFÉRENCES ÉLECTROMAGNÉTIQUES UTILISANT DES COUCHES MÉTALLIQUES ET DES TROUS D'INTERCONNEXION
Zusammenfassung:
(EN) A semiconductor package is described herein with electromagnetic shielding using metal layers and vias. In one example, the package includes a silicon substrate having a front side and a back side, the front side including active circuitry and an array of contacts to attach to a substrate, a metallization layer over the back side of the die to shield active circuitry from interference through the back side, and a plurality of through-silicon vias coupled to the back side metallization at one end and to front side lands of the array of lands at the other end to shield active circuitry from interference through the sides of the die.
(FR) L'invention porte sur un boîtier de semi-conducteur ayant un écran de protection électromagnétique utilisant des couches métalliques et des trous d'interconnexion. Dans un exemple, le boîtier comprend un substrat en silicium ayant un côté avant et un côté arrière, le côté avant comprenant un circuit actif et un réseau de contacts à fixer à un substrat, une couche de métallisation sur le côté arrière de la puce pour protéger le circuit actif contre les interférences à travers le côté arrière, et une pluralité de trous d'interconnexion traversant le silicium couplés à la métallisation de côté arrière à une extrémité et à des plages de connexion de côté avant du réseau de plages de connexion à l'autre extrémité pour protéger le circuit actif contre les interférences à travers les côtés de la puce.
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Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Englisch (EN)
Anmeldesprache: Englisch (EN)