Einige Inhalte dieser Anwendung sind momentan nicht verfügbar.
Wenn diese Situation weiterhin besteht, kontaktieren Sie uns bitte unterFeedback&Kontakt
1. (WO2017003959) TECHNIQUES FOR FILAMENT LOCALIZATION, EDGE EFFECT REDUCTION, AND FORMING/SWITCHING VOLTAGE REDUCTION IN RRAM DEVICES
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten

Veröff.-Nr.: WO/2017/003959 Internationale Anmeldenummer PCT/US2016/039681
Veröffentlichungsdatum: 05.01.2017 Internationales Anmeldedatum: 27.06.2016
IPC:
H01L 21/76 (2006.01) ,H01L 23/48 (2006.01) ,H01L 23/52 (2006.01) ,H01L 29/40 (2006.01) ,H01L 45/00 (2006.01)
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21
Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiter- oder Festkörperbauelementen oder Teilen davon
70
Herstellung oder Behandlung von Bauelementanordnungen bestehend aus einer Vielzahl von einzelnen Schaltungselementen oder integrierten Schaltungen, die in oder auf einem gemeinsamen Substrat ausgebildet sind, oder von bestimmten Teilen hiervon; Herstellung von integrierten Schaltungsanordnungen oder von bestimmten Teilen hiervon
71
Herstellung von bestimmten Teilen der in Gruppe H01L21/7075
76
Ausbildung von isolierenden Bereichen zwischen Schaltungselementen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
48
Anordnungen zur Stromleitung zu oder von dem im Betrieb befindlichen Festkörper, z.B. Zuleitungen oder Anschlüsse
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
23
Einzelheiten von Halbleiter- oder anderen Festkörperbauelementen
52
Anordnungen zur Stromleitung innerhalb des im Betrieb befindlichen Bauelements von einem Schaltungselement zum anderen
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
29
Halbleiterbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht; Kondensatoren oder Widerstände mit wenigstens einer Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. PN-Übergang mit Verarmungs- oder Anreicherungsschicht; Einzelheiten von Halbleiterkörpern oder von Elektroden auf diesen Halbleiterkörpern
40
Elektroden
H Elektrotechnik
01
Grundlegende elektrische Bauteile
L
Halbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
45
Festkörperbauelemente, besonders ausgebildet zum Gleichrichten, Verstärken, Schalten oder zur Schwingungserzeugung ohne Potenzialsprung-Sperrschicht oder Oberflächensperrschicht, z.B. dielektrische Trioden; Ovshinsky-Effekt-Bauelemente; Verfahren oder Vorrichtungen, besonders ausgebildet für die Herstellung oder Behandlung dieser Bauelemente oder Teilen davon
Anmelder:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Erfinder:
PILLARISETTY, Ravi; US
MAJHI, Prashant; US
SHAH, Uday; US
MUKHERJEE, Niloy; US
KARPOV, Elijah; US
DOYLE, Brian; US
CHAU, Robert; US
Vertreter:
PARKER, Wesley E.; US
Prioritätsdaten:
14/752,93427.06.2015US
Titel (EN) TECHNIQUES FOR FILAMENT LOCALIZATION, EDGE EFFECT REDUCTION, AND FORMING/SWITCHING VOLTAGE REDUCTION IN RRAM DEVICES
(FR) TECHNIQUES DE LOCALISATION DE FILAMENTS, RÉDUCTION DE L'EFFET DE BORD, ET RÉDUCTION DE LA TENSION D'ÉCRITURE/COMMUTATION DANS LES DISPOSITIFS RRAM
Zusammenfassung:
(EN) The present disclosure provides a system and method for forming a resistive random access memory (RRAM) device. A RRAM device consistent with the present disclosure includes a substrate and a first electrode disposed thereon. The RRAM device includes a second electrode disposed over the first electrode and a RRAM dielectric layer disposed between the first electrode and the second electrode. The RRAM dielectric layer has a recess at a top center portion at the interface between the second electrode and the RRAM dielectric layer.
(FR) La présente invention concerne un système et un procédé pour former un dispositif de mémoire vive résistive (RRAM). Un dispositif RRAM conforme à la présente invention comprend un substrat et une première électrode disposée sur celui-ci. Le dispositif RRAM comprend une seconde électrode disposée sur la première électrode et une couche diélectrique RRAM disposée entre la première électrode et la seconde électrode. La couche diélectrique RRAM présente un évidement au niveau d'une partie centrale supérieure à l'interface entre la seconde électrode et la couche diélectrique RRAM.
front page image
Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Afrikanische regionale Organisation für geistiges Eigentum (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasisches Patentamt (EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPA) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Afrikanische Organisation für geistiges Eigentum (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Englisch (EN)
Anmeldesprache: Englisch (EN)
Auch veröffentlicht als:
CN107636822KR1020180022835EP3320556