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1. (WO2017001535) SCHALTUNGSANORDNUNG ZUR ANSTEUERUNG EINES TRANSISTORS
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

Veröff.-Nr.: WO/2017/001535 Internationale Anmeldenummer PCT/EP2016/065230
Veröffentlichungsdatum: 05.01.2017 Internationales Anmeldedatum: 30.06.2016
IPC:
H03K 17/687 (2006.01) ,H03K 17/0812 (2006.01) ,H03K 17/06 (2006.01)
H Elektrotechnik
03
Grundlegende elektronische Schaltkreise
K
Impulstechnik
17
Kontaktloses elektronisches Schalten oder Austasten, d.h. nicht durch Öffnen oder Schließen von Kontakten bewirkt
51
gekennzeichnet durch die verwendeten spezifischen Bauelemente
56
mit Halbleiterbauelementen als aktive Bauelemente
687
mit Feldeffekttransistoren
H Elektrotechnik
03
Grundlegende elektronische Schaltkreise
K
Impulstechnik
17
Kontaktloses elektronisches Schalten oder Austasten, d.h. nicht durch Öffnen oder Schließen von Kontakten bewirkt
08
Ausbildung von Schaltern zum Schutz vor Überstrom oder Überspannung
081
ohne Rückführung vom Ausgangskreis zum Steuerkreis
0812
mit im Steuerkreis vorgenommenen Maßnahmen
H Elektrotechnik
03
Grundlegende elektronische Schaltkreise
K
Impulstechnik
17
Kontaktloses elektronisches Schalten oder Austasten, d.h. nicht durch Öffnen oder Schließen von Kontakten bewirkt
06
Ausbildung von Schaltern zur Sicherstellung des vollen Leit- [oder Sperr-]Zustandes
Anmelder:
FRONIUS INTERNATIONAL GMBH [AT/AT]; Froniusstraße 1 4643 Pettenbach, AT
Erfinder:
ARTELSMAIR, Bernhard; AT
Vertreter:
SONN & PARTNER PATENTANWÄLTE; Riemergasse 14 1010 Wien, AT
Prioritätsdaten:
15174575.930.06.2015EP
Titel (EN) CIRCUIT ARRANGEMENT FOR CONTROLLING A TRANSISTOR
(FR) AGENCEMENT DE CIRCUIT POUR COMMANDER UN TRANSISTOR
(DE) SCHALTUNGSANORDNUNG ZUR ANSTEUERUNG EINES TRANSISTORS
Zusammenfassung:
(EN) The invention relates to a circuit arrangement (1) for controlling a transistor (T1) with an insulated gate (3), a gate driver (2) for generating a driver signal (UTR), and a capacitor (C) parallel to the gate-source path of the transistor (T1), wherein the gate driver (2) is designed for generating a driver signal (UTR) greater than or equal to zero volts, an inductor (L) is provided for forming a resonant circuit (9) with the capacitor (C), and a switching element (S) is provided in the resonant circuit (9), which is designed for interrupting the resonant circuit (9) after recharging the capacitor (C). According to the invention, the part of the circuit arrangement (1) downstream of the gate driver (2) is designed for exclusive voltage supply using the driver signal (UTR) of the gate driver (2), and the switching element (S) is formed by an additional transistor (T2), a first freewheeling diode (D1) is arranged parallel to the switching element (S), and the inductor (L) of the resonant circuit (9) is arranged between the additional transistor (T2) and the gate (3) of the transistor (T1).
(FR) L'invention concerne un agencement de circuit (1), destiné à commander un transistor (T1) à grille isolée (3), qui comprend une commande de grille (2) destinée à générer un signal de commande (UTR) et un condensateur (C) parallèle à la section grille-source du transistor (T1), la commande de grille (2) étant conçue pour être supérieure ou égale à zéro volt pour générer un signal de commande (UTR), une inductance (L) étant prévue pour former un circuit oscillant (9) avec le condensateur (C), et un élément de commutation (S) étant prévu dans le circuit oscillant (9) pour couper le circuit oscillant (9) après la recharge du condensateur (C). Selon l'invention, la partie de l'agencement de circuit (1) qui est montée en aval de la commande de grille (2) est conçue pour être alimentée exclusivement en tension avec le signal de commande (UTR) de la commande de grille (2) et l'élément de commutation (S) est formé par un transistor supplémentaire (T2) et une première diode de roue libre (D1) est disposée parallèlement à l'élément de commutation (S) et l'inductance (L) du circuit oscillant (9) est disposée entre le transistor supplémentaire (T2) et la grille (3) du transistor (T1).
(DE) Die Erfindung betrifft eine Schaltungsanordnung (1) zur Ansteuerung eines Transistors (T1) mit isoliertem Gate (3), mit einem Gate-Treiber (2) zur Erzeugung eines Treibersignals (UTR), und mit einer Kapazität (C) parallel zur Gate-Source-Strecke des Transistors (T1), wobeider Gate-Treiber (2) zur Erzeugung eines Treibersignals (UTR) größer oder gleich Null Voltausgebildet ist, eine Induktivität (L) zur Bildung eines Schwingkreises (9) mit der Kapazität (C) vorgesehen ist, und ein Schaltelement (S) im Schwingkreis (9) vorgesehen ist, welches zum Unterbrechen des Schwingkreises (9) nach dem Umladen der Kapazität (C) ausgebildet ist. Erfindungsgemäß ist der dem Gate-Treiber (2) nachfolgende Teil der Schaltungsanordnung (1) zur ausschließlichen Spannungsversorgung mit dem Treibersignal (UTR) des Gate-Treibers (2) ausgebildet, und das Schaltelement (S) durch einen Zusatztransistor (T2) gebildet und parallel zum Schaltelement (S) eine erste Freilaufdiode (D1) angeordnet und die Induktivität (L) des Schwingkreises (9) zwischen Zusatztransistor (T2) und Gate (3) des Transistors (T1) angeordnet.
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Designierte Staaten: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasische Patentorganisation (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Europäisches Patentamt (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Veröffentlichungssprache: Deutsch (DE)
Anmeldesprache: Deutsch (DE)