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1. WO2012136176 - VERFAHREN ZUR HERSTELLUNG EINES III/V-SI-TEMPLATS

Veröffentlichungsnummer WO/2012/136176
Veröffentlichungsdatum 11.10.2012
Internationales Aktenzeichen PCT/DE2012/000054
Internationales Anmeldedatum 25.01.2012
IPC
H01L 21/02 2006.01
HSektion H Elektrotechnik
01Grundlegende elektrische Bauteile
LHalbleiterbauelemente; elektrische Festkörperbauelemente, soweit nicht anderweitig vorgesehen
21Verfahren oder Geräte, besonders ausgebildet für die Herstellung oder Behandlung von Halbleiterbauelementen oder Festkörperbauelementen oder Teilen davon
02Herstellung oder Behandlung von Halbleiterbauelementen oder Teilen davon
CPC
C30B 25/18
CCHEMISTRY; METALLURGY
30CRYSTAL GROWTH
BSINGLE-CRYSTAL-GROWTH
25Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
02Epitaxial-layer growth
18characterised by the substrate
C30B 29/40
CCHEMISTRY; METALLURGY
30CRYSTAL GROWTH
BSINGLE-CRYSTAL-GROWTH
29Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
10Inorganic compounds or compositions
40AIIIBV compounds ; wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
H01L 21/02381
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02367Substrates
0237Materials
02373Group 14 semiconducting materials
02381Silicon, silicon germanium, germanium
H01L 21/02433
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02367Substrates
02433Crystal orientation
H01L 21/0245
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02436Intermediate layers between substrates and deposited layers
02439Materials
02441Group 14 semiconducting materials
0245Silicon, silicon germanium, germanium
H01L 21/02461
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02365Forming inorganic semiconducting materials on a substrate
02436Intermediate layers between substrates and deposited layers
02439Materials
02455Group 13/15 materials
02461Phosphides
Anmelder
  • NASP III/V GMBH [DE]/[DE] (AllExceptUS)
  • KUNERT, Bernadette [DE]/[DE] (UsOnly)
Erfinder
  • KUNERT, Bernadette
Vertreter
  • JUNGBLUT, Bernhard
Prioritätsdaten
10 2011 016 366.207.04.2011DE
Veröffentlichungssprache Deutsch (DE)
Anmeldesprache Deutsch (DE)
Designierte Staaten
Titel
(DE) VERFAHREN ZUR HERSTELLUNG EINES III/V-SI-TEMPLATS
(EN) METHOD FOR PRODUCING A III/V SI TEMPLATE
(FR) PROCÉDÉ DE FABRICATION D'UN GABARIT DE SI III/V
Zusammenfassung
(DE)
Die Erfindung betrifft ein Verfahren zur Herstellung eines monolithischen Templates enthaltend einen Si Wafer mit einer auf eine Oberfläche des Si Wafers epitaktisch aufgebrachten Schicht eines III/V Halbleiters, wobei der III/V Halbleiter eine Gitterkonstante aufweist, welche weniger als 10% von jener des Si abweicht, mit den folgenden Verfahrensstufen: A) optional wird die Oberfläche des Si Wafers deoxidiert, B) optional wird auf die Oberfläche des deoxidierten Si Wafers eine Si Schicht epitaktisch aufgewachsen, C) optional wird die Oberfläche des Si Wafers oder die Oberfläche der Si Schicht einer Ätz- und/oder Ausheizverfahrensstufe unterworfen, D) auf die Oberfläche des Si Wafers oder eine im Zuge einer der Stufen A) bis C) entstandenen Oberfläche wird bei einer Wafertemperatur von 350-650 °C, einer Wachstumsrate von 0,1-2 μm/h und einer Schichtdicke von 1-100 nm eine Schicht aus einem III/V Halbleiter epitaktisch aufgewachsen, E) auf die in Stufe D) erhaltene Schicht wird bei einer Wafertemperatur von 500-800 °C, einer Wachstumsrate von 0,1-10 μm/h und einer Schichtdicke von 10-150 nm eine Schicht aus einem III/V-Halbleiter, gleich mit oder verschieden von dem in Stufe D) aufgebrachten III/V Halbleiter, epitaktisch aufgewachsen.
(EN)
The invention relates to a method for producing a monolithic template containing an Si wafer having a layer of a III/V semiconductor that is epitaxially applied to a surface of the Si wafer, wherein the III/V semiconductor comprises a lattice constant that deviates from the constant of the Si by less than 10%, comprising the following steps: A) the surface of the Si wafer is optionally deoxidized, B) an Si layer is optionally grown epitaxially on the surface of the deoxidized Si wafer, C) the surface of the Si wafer or the surface of the Si layer is optionally subjected to an etching and/or bake-out step, D) a layer made of a III/V semiconductor is epitaxially grown on the surface of the Si wafer or a surface produced in steps A) to C) at a wafer temperature of 350-650 °C, a growth rate of 0.1-2 μm/h, and a layer thickness of 1-100 nm, E) a layer made of a III/V semiconductor equal to or different from the III/V semiconductor applied in step D) is epitaxially grown on the layer obtained in step D) at a wafer temperature of 500-800 °C, a growth rate of 0.1-10 μm/h, and a layer thickness of 10-150 nm.
(FR)
L'invention concerne un procédé de fabrication d'un gabarit monolithique comprenant une tranche de Si avec une couche d'un semi-conducteur III/V appliquée à une surface de la tranche de Si par épitaxie, le semi-conducteur III/V possédant une constante de grille qui s'écarte de moins de 10 % de celle du Si, comprenant les étapes de procédé suivantes consistant à : A) désoxyder éventuellement la surface de la tranche de Si; B) faire croître éventuellement par épitaxie une couche de Si à la surface de la tranche de Si désoxydée; C) exposer éventuellement la surface de la tranche de Si ou de la surface de la couche de Si à une étape de gravure et/ou de chauffage; D) faire croître par épitaxie, sur la surface de la tranche de Si ou une surface obtenue au fil de l'une des étapes A) à C), une couche de semi-conducteur III/V, avec une température de la tranche de 350 à 650 °C, un taux de croissance de 0,1 à 2 µm/h et une épaisseur de 1 à 100 nm; E) sur la couche obtenue dans l'étape D), avec une température de la tranche de 500 à 800 °C, un taux de croissance de 0,1 à 10 µm/h et une épaisseur de 10 à 150 nm, faire croître par épitaxie une couche d'un semi-conducteur III/V, identique ou différent du semi-conducteur III/V appliqué dans l'étape D).
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